123,123

內(nèi)容簡(jiǎn)介

　　本書(shū)以Altera公司的FPGA為開(kāi)發(fā)平臺(tái)，以MATLAB及Verilog HDL為開(kāi)發(fā)工具，詳細(xì)闡述數(shù)字通信同步技術(shù)的FPGA實(shí)現(xiàn)原理、結(jié)構(gòu)、方法和仿真測(cè)試過(guò)程，并通過(guò)大量的工程實(shí)例分析FPGA實(shí)現(xiàn)過(guò)程中的具體技術(shù)細(xì)節(jié)。本書(shū)主要內(nèi)容包括FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理基礎(chǔ)、鎖相環(huán)、載波同步、自動(dòng)頻率控制、位同步、幀同步等。本書(shū)思路清晰、語(yǔ)言流暢、分析透徹，在簡(jiǎn)明闡述設(shè)計(jì)原理的基礎(chǔ)上，注重對(duì)工程實(shí)踐的指導(dǎo)性，力求使讀者在較短的時(shí)間內(nèi)掌握數(shù)字通信同步技術(shù)的FPGA設(shè)計(jì)知識(shí)和技能。作者精心設(shè)計(jì)了與本書(shū)配套的FPGA開(kāi)發(fā)板，詳細(xì)介紹了工程實(shí)例的實(shí)驗(yàn)步驟及方法，形成了從理論到實(shí)踐的完整學(xué)習(xí)過(guò)程，可以有效地加深讀者對(duì)數(shù)字通信同步技術(shù)的理解。本書(shū)的配套資料收錄了完整的MATLAB及Verilog HDL代碼，有利于工程技術(shù)人員參考，讀者可登錄華信教育資源網(wǎng)（www.hxedu.com.cn）免費(fèi)注冊(cè)后下載。

作者簡(jiǎn)介

　　杜勇，四川省廣安市人，高級(jí)工程師。1999年于湖南大學(xué)獲電子工程專(zhuān)業(yè)學(xué)士學(xué)位，2005年于國(guó)防科技大學(xué)獲信息與通信工程專(zhuān)業(yè)碩士學(xué)位。主要從事數(shù)字信號(hào)處理、無(wú)線通信以及FPGA應(yīng)用技術(shù)研究。發(fā)表學(xué)術(shù)論文十余篇，出版《數(shù)字濾波器的MATLAB與FPGA實(shí)現(xiàn)（第2版）》、《數(shù)字通信同步技術(shù)的MATLAB與FPGA實(shí)現(xiàn)》、《數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實(shí)現(xiàn)》等多部著作。

圖書(shū)目錄

第1章　同步技術(shù)的概念及FPGA基礎(chǔ) （1）
1．1　數(shù)字通信中的同步技術(shù) （1）
1．2　同步技術(shù)的實(shí)現(xiàn)方法（3）
1．2．1　兩種不同的實(shí)現(xiàn)原理（3）
1．2．2　常用的工程實(shí)現(xiàn)途徑（4）
1．3　FPGA概念及其在信號(hào)處理中的應(yīng)用（5）
1．3．1　基本概念及發(fā)展歷程（5）
1．3．2　FPGA的結(jié)構(gòu)和工作原理（7）
1．3．3　FPGA在數(shù)字信號(hào)處理中的應(yīng)用（14）
1．4　Altera器件簡(jiǎn)介（15）
1．5　Verilog HDL語(yǔ)言簡(jiǎn)介（17）
1．5．1　HDL語(yǔ)言簡(jiǎn)介（17）
1．5．2　Verilog HDL的特點(diǎn) （18）
1．5．3　Verilog HDL的程序結(jié)構(gòu) （19）
1．6　FPGA開(kāi)發(fā)工具及設(shè)計(jì)流程（20）
1．6．1　Quartus II開(kāi)發(fā)套件（20）
1．6．2　ModelSim仿真軟件（23）
1．6．3　FPGA的設(shè)計(jì)流程（25）
1．7　MATLAB軟件（28）
1．7．1　MATLAB簡(jiǎn)介（28）
1．7．2　MATLAB工作界面（28）
1．7．3　MATLAB的特點(diǎn)及優(yōu)勢(shì) （29）
1．7．4　MATLAB與Quartus II的數(shù)據(jù)交互（30）
1．8　FPGA開(kāi)發(fā)板CRD500 （31）
1．8．1　CRD500簡(jiǎn)介（31）
1．8．2　CRD500典型應(yīng)用（33）
1．9　小結(jié) （33）
第2章　FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理基礎(chǔ) （35）
2．1　FPGA中數(shù)的表示（35）
2．1．1　萊布尼茲與二進(jìn)制（35）
2．1．2　定點(diǎn)數(shù)表示（36）
2．1．3　浮點(diǎn)數(shù)表示（37）
2．2　FPGA中數(shù)的運(yùn)算（40）
2．2．1　加/減法運(yùn)算（40）
2．2．2　乘法運(yùn)算（43）
2．2．3　除法運(yùn)算（45）
2．2．4　有效數(shù)據(jù)位的計(jì)算（45）
2．3　有限字長(zhǎng)效應(yīng) （48）
2．3．1　字長(zhǎng)效應(yīng)的產(chǎn)生因素（48）
2．3．2　A/D轉(zhuǎn)換器的字長(zhǎng)效應(yīng) （49）
2．3．3　數(shù)字系統(tǒng)運(yùn)算中的字長(zhǎng)效應(yīng) （50）
2．4　FPGA中的常用運(yùn)算處理模塊（52）
2．4．1　加法器模塊（52）
2．4．2　乘法器模塊（54）
2．4．3　除法器模塊（57）
2．4．4　浮點(diǎn)數(shù)運(yùn)算模塊（58）
2．4．5　濾波器模塊（59）
2．5　小結(jié) （61）
第3章　鎖相環(huán)原理及應(yīng)用（63）
3．1　鎖相環(huán)的原理（63）
3．1．1　鎖相環(huán)的模型（63）
3．1．2　鎖定與跟蹤的概念（64）
3．1．3　鎖相環(huán)的基本性能要求（65）
3．2　鎖相環(huán)的組成（66）
3．2．1　鑒相器（66）
3．2．2　環(huán)路濾波器（67）
3．2．3　壓控振蕩器（68）
3．3　鎖相環(huán)的動(dòng)態(tài)方程（68）
3．3．1　非線性相位模型（68）
3．3．2　線性相位模型（70）
3．3．3　鎖相環(huán)的傳遞函數(shù) （71）
3．4　鎖相環(huán)的性能分析（72）
3．4．1　暫態(tài)信號(hào)響應(yīng) （72）
3．4．2　鎖相環(huán)的頻率響應(yīng) （74）
3．4．3　鎖相環(huán)的穩(wěn)定性（77）
3．4．4　非線性跟蹤性能（78）
3．4．5　鎖相環(huán)的捕獲性能（80）
3．4．6　鎖相環(huán)的噪聲性能（81）
3．5　鎖相環(huán)的應(yīng)用（83）
3．5．1　鎖相環(huán)的兩種跟蹤狀態(tài) （83）
3．5．2　調(diào)頻解調(diào)器（84）
3．5．3　調(diào)相解調(diào)器（84）
3．5．4　調(diào)幅信號(hào)的相干解調(diào) （85）
3．5．5　鎖相調(diào)頻器（85）
3．5．6　鎖相調(diào)相器（86）
3．6　小結(jié) （86）
第4章　載波同步的FPGA實(shí)現(xiàn) （88）
4．1　載波同步的原理（88）
4．1．1　載波同步的概念及實(shí)現(xiàn)方法（88）
4．1．2　鎖相環(huán)的工作方式（89）
4．2　鎖相環(huán)的數(shù)字化模型（90）
4．2．1　數(shù)字鑒相器（90）
4．2．2　數(shù)字環(huán)路濾波器（91）
4．2．3　數(shù)字控制振蕩器（92）
4．2．4　數(shù)字鎖相環(huán)動(dòng)態(tài)方程（93）
4．3　輸入信號(hào)建模與仿真（94）
4．3．1　工程實(shí)例需求（94）
4．3．2　輸入信號(hào)模型（95）
4．3．3　輸入信號(hào)的MATLAB仿真（96）
4．4　載波同步環(huán)的參數(shù)設(shè)計(jì) （99）
4．4．1　總體性能參數(shù)設(shè)計(jì) （100）
4．4．2　數(shù)字鑒相器設(shè)計(jì) （101）
4．4．3　環(huán)路濾波器及數(shù)控振蕩器設(shè)計(jì) （104）
4．5　載波同步環(huán)的FPGA實(shí)現(xiàn) （106）
4．5．1　頂層模塊的Verilog HDL實(shí)現(xiàn) （106）
4．5．2　IIR濾波器的Verilog HDL實(shí)現(xiàn) （108）
4．5．3　環(huán)路濾波器的Verilog HDL實(shí)現(xiàn) （112）
4．5．4　載波同步環(huán)的FPGA實(shí)現(xiàn) （114）
4．6　載波同步環(huán)的仿真測(cè)試（115）
4．6．1　測(cè)試激勵(lì)的Verilog HDL設(shè)計(jì) （115）
4．6．2　單載波輸入信號(hào)的仿真測(cè)試（117）
4．6．3　調(diào)幅輸入信號(hào)的仿真測(cè)試（121）
4．6．4　關(guān)于載波同步環(huán)參數(shù)的討論（123）
4．7　載波同步環(huán)的板載測(cè)試（125）
4．7．1　硬件接口電路（125）
4．7．2　板載測(cè)試程序（126）
4．7．3　板載測(cè)試驗(yàn)證（129）
4．8　小結(jié) （130）
第5章　抑制載波同步的FPGA實(shí)現(xiàn) （131）
5．1　抑制載波同步的原理（131）
5．1．1　平方環(huán)的工作原理（131）
5．1．2　同相正交環(huán)的工作原理（132）
5．1．3　判決反饋環(huán)的工作原理（134）
5．2　輸入信號(hào)建模與仿真（135）
5．2．1　工程實(shí)例需求（135）
5．2．2　DPSK信號(hào)的調(diào)制原理及特征（135）
5．2．3　DPSK信號(hào)傳輸模型及仿真（137）
5．3　平方環(huán)的FPGA實(shí)現(xiàn) （139）
5．3．1　改進(jìn)的平方環(huán)原理（139）
5．3．2　改進(jìn)的平方環(huán)性能參數(shù)設(shè)計(jì) （139）
5．3．3　帶通濾波器設(shè)計(jì) （140）
5．3．4　頂層模塊的Verilog HDL實(shí)現(xiàn) （142）
5．3．5　帶通濾波器的Verilog HDL實(shí)現(xiàn) （145）
5．3．6　低通濾波器的Verilog HDL實(shí)現(xiàn) （149）
5．3．7　FPGA實(shí)現(xiàn)后的仿真測(cè)試（151）
5．4　同相正交環(huán)的FPGA實(shí)現(xiàn) （153）
5．4．1　同相正交環(huán)性能參數(shù)設(shè)計(jì) （153）
5．4．2　低通濾波器的Verilog HDL實(shí)現(xiàn) （154）
5．4．3　其他模塊的Verilog HDL實(shí)現(xiàn) （155）
5．4．4　頂層模塊的Verilog HDL實(shí)現(xiàn) （156）
5．4．5　FPGA實(shí)現(xiàn)后的仿真測(cè)試（159）
5．4．6　同相支路的判決及碼型變換（161）
5．5　判決反饋環(huán)的FPGA實(shí)現(xiàn) （163）
5．5．1　判決反饋環(huán)的性能參數(shù)設(shè)計(jì) （163）
5．5．2　頂層模塊的Verilog HDL實(shí)現(xiàn) （164）
5．5．3　積分判決模塊的Verilog HDL實(shí)現(xiàn) （167）
5．5．4　FPGA實(shí)現(xiàn)后的仿真測(cè)試（169）
5．6　平方環(huán)的板載測(cè)試（171）
5．6．1　硬件接口電路（171）
5．6．2　板載測(cè)試程序（171）
5．6．3　板載測(cè)試驗(yàn)證（172）
5．7　小結(jié) （173）
第6章　自動(dòng)頻率控制的FPGA實(shí)現(xiàn) （174）
6．1　自動(dòng)頻率控制的概念（174）
6．2　最大似然頻差估計(jì)的FPGA實(shí)現(xiàn) （175）
6．2．1　最大似然頻差估計(jì)的原理（175）
6．2．2　最大似然頻差估計(jì)的MATLAB仿真（177）
6．2．3　最大似然頻差估計(jì)的FPGA實(shí)現(xiàn)方法（179）
6．3　基于FFT載波頻率估計(jì)的FPGA實(shí)現(xiàn) （181）
6．3．1　離散傅里葉變換（181）
6．3．2　FFT算法原理及MATLAB仿真（183）
6．3．3　FFT核的使用（186）
6．3．4　輸入信號(hào)建模與MATLAB仿真（188）
6．3．5　基于FFT頻差估計(jì)的Verilog HDL實(shí)現(xiàn) （189）
6．3．6　FPGA實(shí)現(xiàn)及仿真測(cè)試（193）
6．4　FSK信號(hào)調(diào)制/解調(diào)原理（194）
6．4．1　數(shù)字頻率調(diào)制（195）
6．4．2　FSK信號(hào)的MATLAB仿真（196）
6．4．3　FSK信號(hào)的相干解調(diào)原理（199）
6．4．4　AFC環(huán)解調(diào)FSK信號(hào)的原理（200）
6．5　AFC環(huán)的FPGA實(shí)現(xiàn) （202）
6．5．1　AFC環(huán)參數(shù)設(shè)計(jì) （202）
6．5．2　頂層模塊的Verilog HDL實(shí)現(xiàn) （204）
6．5．3　鑒頻器模塊的Verilog HDL實(shí)現(xiàn) （207）
6．5．4　FPGA實(shí)現(xiàn)及仿真測(cè)試（208）
6．6　AFC環(huán)的板載測(cè)試（209）
6．6．1　硬件接口電路（209）
6．6．2　板載測(cè)試程序（210）
6．6．3　板載測(cè)試驗(yàn)證（212）
6．7　小結(jié) （213）
第7章　數(shù)字鎖相法位同步技術(shù)的FPGA實(shí)現(xiàn) （214）
7．1　位同步的概念及實(shí)現(xiàn)方法（214）
7．1．1　位同步的概念（214）
7．1．2　利用濾波法提取位同步信號(hào) （215）
7．1．3　利用數(shù)字鎖相法提取位同步信號(hào) （216）
7．2　微分型位同步環(huán)的FPGA實(shí)現(xiàn) （218）
7．2．1　微分型位同步環(huán)的原理（218）
7．2．2　頂層模塊的Verilog HDL實(shí)現(xiàn) （219）
7．2．3　雙相時(shí)鐘模塊的Verilog HDL實(shí)現(xiàn) （221）
7．2．4　微分鑒相模塊的Verilog HDL實(shí)現(xiàn) （223）
7．2．5　單穩(wěn)態(tài)觸發(fā)器模塊的Verilog HDL實(shí)現(xiàn) （225）
7．2．6　控制及分頻模塊的Verilog HDL實(shí)現(xiàn) （226）
7．2．7　位同步信號(hào)形成及移相模塊的Verilog HDL實(shí)現(xiàn) （228）
7．2．8　FPGA實(shí)現(xiàn)及仿真測(cè)試（230）
7．3　積分型位同步環(huán)的FPGA實(shí)現(xiàn) （232）
7．3．1　積分型位同步環(huán)的原理（232）
7．3．2　頂層模塊的Verilog HDL實(shí)現(xiàn) （234）
7．3．3　積分器模塊的Verilog HDL實(shí)現(xiàn) （236）
7．3．4　鑒相模塊的Verilog HDL實(shí)現(xiàn) （238）
7．3．5　FPGA實(shí)現(xiàn)及仿真測(cè)試（239）
7．4　改進(jìn)型位同步環(huán)的FPGA實(shí)現(xiàn) （240）
7．4．1　正交支路積分輸出門(mén)限判決法（240）
7．4．2　數(shù)字濾波器法的工作原理（242）
7．4．3　隨機(jī)徘徊濾波器的Verilog HDL實(shí)現(xiàn) （243）
7．4．4　隨機(jī)徘徊濾波器的仿真測(cè)試（244）
7．4．5　改進(jìn)型數(shù)字濾波器的工作原理（245）
7．4．6　改進(jìn)型數(shù)字濾波器的Verilog HDL實(shí)現(xiàn) （246）
7．5　微分型位同步環(huán)的板載測(cè)試（249）
7．5．1　硬件接口電路（249）
7．5．2　板載測(cè)試程序（249）
7．5．3　板載測(cè)試驗(yàn)證（250）
7．6　小結(jié) （251）
第8章　插值算法位同步技術(shù)的FPGA實(shí)現(xiàn) （252）
8．1　插值算法位同步技術(shù)的原理（252）
8．1．1　插值算法的總體結(jié)構(gòu) （252）
8．1．2　內(nèi)插濾波器的原理及結(jié)構(gòu) （252）
8．1．3　Gardner定時(shí)誤差檢測(cè)算法（254）
8．1．4　環(huán)路濾波器與數(shù)控振蕩器（256）
8．2　插值算法位同步技術(shù)的MATLAB仿真（257）
8．2．1　環(huán)路濾波器系數(shù)的設(shè)計(jì) （257）
8．2．2　定時(shí)誤差檢測(cè)算法的MATLAB仿真程序（258）
8．2．3　簡(jiǎn)化后插值算法位同步技術(shù)的仿真（263）
8．3　插值算法位同步技術(shù)的FPGA實(shí)現(xiàn) （266）
8．3．1　頂層模塊的Verilog HDL設(shè)計(jì) （266）
8．3．2　內(nèi)插濾波器模塊的Verilog HDL設(shè)計(jì) （267）
8．3．3　定時(shí)誤差檢測(cè)及環(huán)路濾波器模塊的Verilog HDL設(shè)計(jì) （270）
8．3．4　數(shù)控振蕩器的Verilog HDL設(shè)計(jì) （272）
8．3．5　FPGA實(shí)現(xiàn)后的仿真測(cè)試（273）
8．4　插值算法位同步環(huán)的板載測(cè)試（274）
8．4．1　硬件接口電路（274）
8．4．2　板載測(cè)試程序（275）
8．4．3　板載測(cè)試驗(yàn)證（276）
8．5　小結(jié) （277）
第9章　幀同步技術(shù)的FPGA實(shí)現(xiàn) （278）
9．1　異步傳輸與同步傳輸?shù)母拍?（278）
9．1．1　異步傳輸?shù)母拍?（278）
9．1．2　同步傳輸?shù)母拍?（279）
9．1．3　異步傳輸與同步傳輸?shù)膮^(qū)別（279）
9．2　起止式同步的FPGA實(shí)現(xiàn) （280）
9．2．1　RS-232串口通信協(xié)議（280）
9．2．2　頂層模塊的Verilog HDL實(shí)現(xiàn) （282）
9．2．3　時(shí)鐘模塊的Verilog HDL實(shí)現(xiàn) （283）
9．2．4　串口接收模塊的Verilog HDL實(shí)現(xiàn) （285）
9．2．5　串口發(fā)送模塊的Verilog HDL實(shí)現(xiàn) （287）
9．2．6　FPGA實(shí)現(xiàn)及仿真測(cè)試（289）
9．3　幀同步碼組及其檢測(cè)原理（291）
9．3．1　幀同步碼組的選擇（291）
9．3．2　間隔式插入法的檢測(cè)原理（293）
9．3．3　連貫式插入法的檢測(cè)原理（294）
9．3．4　幀同步過(guò)程的幾種狀態(tài) （295）
9．4　連貫式插入法幀同步的FPGA實(shí)現(xiàn) （296）
9．4．1　實(shí)例要求及總體模塊設(shè)計(jì) （296）
9．4．2　搜索態(tài)模塊的Verilog HDL實(shí)現(xiàn)及仿真（298）
9．4．3　校核態(tài)模塊的Verilog HDL實(shí)現(xiàn)及仿真（302）
9．4．4　同步態(tài)模塊的Verilog HDL實(shí)現(xiàn)及仿真（306）
9．4．5　幀同步的FPGA實(shí)現(xiàn)及仿真（311）
9．5　串口通信的板載測(cè)試（312）
9．5．1　硬件接口電路（312）
9．5．2　板載測(cè)試驗(yàn)證（313）
9．6　幀同步電路的板載測(cè)試（314）
9．6．1　硬件接口電路（314）
9．6．2　板載測(cè)試程序（315）
9．6．3　板載測(cè)試驗(yàn)證（317）
9．7　小結(jié) （318）
參考文獻(xiàn) （319）