Xilinx FPGA應(yīng)用進(jìn)階：通用IP核詳解和設(shè)計(jì)開發(fā)

第1章 Xilinx FPGA發(fā)展和應(yīng)用 1
1．1 可編程器件現(xiàn)狀和發(fā)展簡(jiǎn)介 1
1．1．1 可編程器件的特點(diǎn)與應(yīng)用 1
1．1．2 可編程器件廠家介紹 2
1．1．3 可編程器件發(fā)展趨勢(shì) 4
1．2 Xilinx FPGA簡(jiǎn)介 4
1．2．1 Xilinx FPGA產(chǎn)品介紹 4
1．2．2 Xilinx Virtex-6系列FPGA 6
1．3 基于IP Core的FPGA設(shè)計(jì) 7
1．3．1 IP Core分類 8
1．3．2 AXI總線協(xié)議在Xilinx IP核中的應(yīng)用 9
1．3．3 基于IP Core的FPGA設(shè)計(jì)流程 12
1．4 FPGA在通信領(lǐng)域的應(yīng)用優(yōu)勢(shì) 15
1．4．1 FPGA在通信領(lǐng)域的技術(shù)優(yōu)勢(shì) 15
1．4．2 Xilinx FPGA的IP核群 15
1．5 NetFPGA板卡的應(yīng)用基礎(chǔ) 16
1．5．1 NetFPGA-1G板卡介紹 16
1．5．2 NetFPGA-10G板卡介紹 17
1．5．3 大學(xué)生信息安全競(jìng)賽與NetFPGA 18
1．6 本章小結(jié) 18
第2章 Xilinx FPGA時(shí)鐘資源詳述 19
2．1 Xilinx FPGA時(shí)鐘資源 19
2．1．1 Xilinx FPGA時(shí)鐘資源分類 19
2．1．2 Xilinx FPGA時(shí)鐘管理器說(shuō)明 20
2．2 Xilinx FPGA時(shí)鐘詳述 21
2．2．1 時(shí)鐘相關(guān)的基本概念 21
2．2．2 全局時(shí)鐘資源介紹 23
2．2．3 區(qū)域時(shí)鐘 32
2．3 Virtex-5 DCM介紹與使用說(shuō)明 38
2．3．1 DCM功能和結(jié)構(gòu) 39
2．3．2 DCM生成演示過程 46
2．3．3 DCM IP核時(shí)序仿真 52
2．4 Virtex-5 PLL介紹與使用說(shuō)明 53
2．4．1 PLL內(nèi)部結(jié)構(gòu)和功能說(shuō)明 53
2．4．2 PLL生成演示過程 58
2．4．3 PLL IP核時(shí)序仿真 63
2．5 Virtex-6 MMCM介紹與使用說(shuō)明 64
2．5．1 MMCM功能和結(jié)構(gòu)簡(jiǎn)介 65
2．5．2 MMCM生成演示過程 73
2．5．3 MMCM IP核時(shí)序仿真 79
2．6 本章小結(jié) 79
第3章 Block RAM核的功能簡(jiǎn)介和應(yīng)用說(shuō)明 80
3．1 Xilinx FPGA器件內(nèi)部存儲(chǔ)資源介紹 80
3．1．1 基于Block RAM的IP核簡(jiǎn)介 80
3．1．2 Block RAM與DRAM的區(qū)別 84
3．2 Virtex-6 Block RAM內(nèi)部結(jié)構(gòu)詳細(xì)說(shuō)明 84
3．2．1 Block RAM接口介紹 84
3．2．2 Block RAM寫屬性介紹 87
3．3 ROM核生成實(shí)例詳解 88
3．3．1 ROM核生成演示 88
3．3．2 coe文件解釋說(shuō)明 93
3．3．3 ROM接口信號(hào)時(shí)序圖 95
3．4 RAM IP核生成實(shí)例詳解 96
3．4．1 RAM IP核生成演示 96
3．4．2 RAM接口信號(hào)時(shí)序圖 101
3．5 FIFO IP核生成實(shí)例詳解 101
3．5．1 FIFO IP核生成演示 101
3．5．2 FIFO接口信號(hào)時(shí)序圖 107
3．5．3 FIFO生成命名規(guī)范 108
3．6 CAM IP核生成實(shí)例詳解 109
3．6．1 TCAM器件的相關(guān)知識(shí) 109
3．6．2 CAM IP核簡(jiǎn)介 111
3．6．3 CAM IP接口信號(hào)說(shuō)明 113
3．6．4 CAM核工作模式 116
3．6．5 CAM IP核生成演示 121
3．6．6 CAM IP接口信號(hào)時(shí)序圖 125
3．7 本章小結(jié) 126
第4章 TEMAC核的功能和應(yīng)用介紹 127
4．1 以太網(wǎng)技術(shù)介紹 127
4．1．1 以太網(wǎng)的發(fā)展演進(jìn) 127
4．1．2 以太網(wǎng)協(xié)議規(guī)范介紹 129
4．2 Xilinx千兆以太網(wǎng)解決方案 131
4．2．1 千兆以太網(wǎng)IP核簡(jiǎn)介 132
4．2．2 TEMAC核的典型應(yīng)用 132
4．2．3 TEMAC核開發(fā)優(yōu)勢(shì) 133
4．3 TEMAC核結(jié)構(gòu)介紹 133
4．3．1 TEMAC整體結(jié)構(gòu) 134
4．3．2 嵌入式以太網(wǎng)MAC功能簡(jiǎn)介 135
4．4 用戶接口信號(hào)詳述 137
4．4．1 用戶發(fā)送接口功能和信號(hào)介紹 138
4．4．2 用戶接收接口功能和信號(hào)介紹 140
4．5 AXI4-Lite接口信號(hào) 145
4．5．1 AXI4-Lite接口信號(hào)說(shuō)明 145
4．5．2 基于AXI4-Lite接口的讀過程 145
4．5．3 基于AXI4-Lite接口的寫過程 147
4．5．4 MAC地址/幀內(nèi)容過濾 148
4．5．5 基于AXI4-Lite接口的相關(guān)配置和管理 150
4．6 MDIO配置接口 150
4．6．1 MDIO接口簡(jiǎn)介 150
4．6．2 MDIO接口信號(hào)定義 151
4．6．3 TEMAC核中的MDIO控制 152
4．7 物理接口說(shuō)明 153
4．7．1 MII接口分析 154
4．7．2 GMII/RGMII接口分析 154
4．7．3 SGMII/1000 Base-X接口分析 155
4．8 TEMAC核的生成和仿真實(shí)驗(yàn) 156
4．8．1 TEMAC核的生成 156
4．8．2 建立TEMAC核仿真工程 164
4．8．3 TEMAC仿真實(shí)驗(yàn)說(shuō)明 166
4．9 本章小結(jié) 170
第5章 LVDS技術(shù)規(guī)范及其應(yīng)用 171
5．1 LVDS接口標(biāo)準(zhǔn)和規(guī)范 171
5．1．1 LVDS技術(shù)規(guī)范簡(jiǎn)介 171
5．1．2 LVDS典型電路簡(jiǎn)介 172
5．2 LVDS源同步傳輸方案 174
5．2．1 源同步接口介紹 174
5．2．2 源同步偏斜分析 175
5．2．3 去偏斜解決方案 175
5．3 OIF-SPI4-02．10接口標(biāo)準(zhǔn) 177
5．3．1 SPI-4．2接口簡(jiǎn)介 177
5．3．2 SPI-4．2接口信號(hào)和功能描述 178
5．4 IODELAYE1 IP核說(shuō)明 183
5．4．1 IODELAYE1概述 183
5．4．2 IODELAYE1接口信號(hào)和參數(shù) 184
5．4．3 IODELAYE1延遲控制時(shí)序 187
5．4．4 IDELAYCTRL的介紹 188
5．5 ISERDESE1 IP核說(shuō)明 189
5．5．1 ISERDESE1接口和功能概述 189
5．5．2 ISERDESE1的接口信號(hào)和屬性 190
5．5．3 BITSLIP子模塊說(shuō)明 194
5．6 OSERDES IP核說(shuō)明 196
5．6．1 OSERDES結(jié)構(gòu)概述 196
5．6．2 OSERDES接口信號(hào)和屬性 197
5．6．3 OSERDES接口信號(hào)時(shí)序 200
5．7 動(dòng)態(tài)相位調(diào)整解決方案 202
5．7．1 DPA實(shí)現(xiàn)方案概述 202
5．7．2 DPA實(shí)現(xiàn)簡(jiǎn)介 203
5．8 本章小結(jié) 206
第6章 Xilinx DDR3存儲(chǔ)器接口解決方案 207
6．1 DDR3 SDRAM存儲(chǔ)器概述 207
6．1．1 DDR3 SDRAM相關(guān)名詞解釋 208
6．1．2 DDR3 SDRAM存儲(chǔ)器操作流程 213
6．1．3 DDR3 SDRAM引腳介紹 214
6．2 DDR3控制器IP核主要模塊描述 215
6．2．1 用戶接口模塊 217
6．2．2 存儲(chǔ)器控制模塊 221
6．2．3 PHY模塊 223
6．3 DDR3 IP核接口操作 230
6．3．1 用戶接口操作 231
6．3．2 讀延遲 236
6．4 DDR3控制器IP核的例化 236
6．4．1 選擇MIG工具 236
6．4．2 DDR3控制器的生成 241
6．4．3 DDR3控制器IP核生成文件說(shuō)明 253
6．4．4 UCF文件校驗(yàn)及規(guī)則 254
6．5 DDR3控制器IP核的約束 259
6．5．1 時(shí)序約束 259
6．5．2 I/O引腳約束 260
6．6 DDR3控制器IP核的仿真模型 261
6．6．1 流量生成器 262
6．6．2 存儲(chǔ)器初始化和流量測(cè)試 267
6．6．3 仿真調(diào)試 268
6．7 本章小結(jié) 274