在系統(tǒng)編程技術(shù)及其應(yīng)用

0 緒論
0.1 數(shù)字系統(tǒng)的概念
0.2 現(xiàn)代數(shù)字系統(tǒng)的實現(xiàn)手段
0.3 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法
0.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計過程
第一篇 在系統(tǒng)編程技術(shù)
1 PLD概述
1.1 PLD的基本結(jié)構(gòu)
1.2 PLD的分類
2 PAL和GAL的原理與使用
2.1 PAL的原理與使用
2.2 GAL的原理與特點
3 HDPLD的原理與使用
3.1 陣列型HDPLD
3.2 Lattice pLSI/isLSI1016簡介
3.3 FPGA的原理與特點
3.4 FPGA與HDPLD的比較和選用
4 PLD的開發(fā)與在系統(tǒng)編程技術(shù)
4.1 PLD的開發(fā)過程
4.2 在系統(tǒng)編程技術(shù)
4.3 互連的在系統(tǒng)編程
4.4 在系統(tǒng)編程技術(shù)對數(shù)字系統(tǒng)的貢獻
4.5 在系統(tǒng)編程的未來
5 isPSI的開發(fā)與編程
5.1 ispLIS的開發(fā)工具
5.2 ISP器件的設(shè)計流程
5.3 邏輯電路的語言描述
5.4 源文件的編寫格式
5.5 測試向量及其序列的編排
5.6 宏器件及其調(diào)用
6 VHDL語言
6.1 引言
6.2 VHDL的基本結(jié)構(gòu)
6.3 VHDL的數(shù)據(jù)類型和常用語句
6.4 常用電路的VHDL描述
6.5 VHDL設(shè)計舉例
第二篇 在系統(tǒng)編程實習(xí)
7 實習(xí)的環(huán)境
7.1 必備環(huán)境
7.2 SE-1型數(shù)字系統(tǒng)實驗板
8 isp Synario System的操作
8.1 設(shè)計開始
8.2 原理圖輸入方式
8.3 ABEL-HDL語言輸入方式
8.4 ABEL-HDL語言與原理圖混合輸入方式
8.5 邏輯仿真（模擬）
8.6 引腳鎖定、JED文件生成與下載編程
8.7 用IDCD軟件下載編程
8.8 實驗
9 組合電路與時序電路的設(shè)計實習(xí)
9.1 組合電路設(shè)計實例——GRAY/BIN變換電路
9.2 組合邏輯電路設(shè)計實習(xí)課程
9.3 時序邏輯電路設(shè)計實例——可變模計數(shù)器
9.4 時序邏輯電路設(shè)計實習(xí)課程
第三篇 現(xiàn)代數(shù)字系統(tǒng)設(shè)計
10 適合PLD的邏輯設(shè)計
10.1 門、觸發(fā)器級設(shè)計
10.2 模塊級設(shè)計
11 數(shù)字系統(tǒng)設(shè)計
11.1 確定初步方案
11.2 確定詳細方案
11.3 具體電路設(shè)計
11.4 系統(tǒng)設(shè)計實例
12 數(shù)字系統(tǒng)設(shè)計實習(xí)
12.1 數(shù)字系統(tǒng)設(shè)計實習(xí)實例
12.2 數(shù)字系統(tǒng)設(shè)計課程
附錄A Lattice系統(tǒng)宏
附錄B 縮略語詞匯表
參考文獻