數(shù)字邏輯與計算機硬件基礎(chǔ)

第1章 數(shù)字系統(tǒng)基礎(chǔ)
1.1 數(shù)字系統(tǒng)概述
1.1.1 數(shù)字信號
1.1.2 數(shù)字電路
1.1.3 邏輯代數(shù)
1.1.4 數(shù)字系統(tǒng)
1.2 數(shù)制
1.2.1 十進(jìn)制數(shù)與2”進(jìn)制數(shù)之間的轉(zhuǎn)換
1.2.2 2進(jìn)制數(shù)之間的轉(zhuǎn)換
1.3 碼制
1.3.1 數(shù)值的編碼
1.3.2 符號的編碼
1.3.3 校驗碼
小結(jié)
習(xí)題
第2章 邏輯門與邏輯代數(shù)
2.1 邏輯運算與邏輯門
2.2 邏輯門的電路結(jié)構(gòu)
2.2.1 半導(dǎo)體二極管的開關(guān)特性
2.2.2 晶體管的開關(guān)特性
2.2.3 MOS管的開關(guān)特性
2.2.4 TTL與非門電路結(jié)構(gòu)示例
2.3 邏輯門的性能指標(biāo)
2.4 特殊門電路
2.4.1 集電極開路門
2.4.2 三態(tài)門
2.5 集成電路制程概述
2.6 常用集成邏輯門
2.6.1 常用門電路的性能差異
2.6.2 數(shù)字集成電路的分類與集成電路的摩爾定律
2.7 邏輯函數(shù)與代數(shù)化簡法
2.7.1 邏輯函數(shù)常用形式
2.7.2 邏輯函數(shù)化簡常用定律與公式
2.7.3 邏輯函數(shù)代數(shù)化簡法
2.8 邏輯函數(shù)卡諾圖化簡法
2.8.1 小項性質(zhì)
2.8.2 真值表
2.8.3 邏輯相鄰的概念與卡諾圖的構(gòu)成
2.8.4 卡諾圖化簡法
2.8.5 含無關(guān)項的邏輯函數(shù)的化簡
小結(jié)
習(xí)題
第3章 組合邏輯電路
3.1 SSI組合邏輯電路的分析
3.2 SSI組合邏輯電路的設(shè)計
3.3 常用MSI組合邏輯電路
3.3.1 編碼器
3.3.2 譯碼器
3.3.3 數(shù)據(jù)選擇器
3.3.4 數(shù)據(jù)分配器
3.3.5 數(shù)值比較器
3.3.6 加法器
3.3.7 算術(shù)邏輯運算單元
3.4 組合邏輯電路的競爭與冒險
3.4.1 競爭與冒險及其產(chǎn)生的原因
3.4.2 邏輯電路中的“0”冒險和“1”冒險
3.4.3 判斷邏輯電路中冒險的方法
小結(jié)
習(xí)題
第4章 時序邏輯電路
4.1 SSI時序邏輯器件——觸發(fā)器
4.1.1 觸發(fā)器的結(jié)構(gòu)
4.1.2 D觸發(fā)器
4.1.3 JK觸發(fā)器
4.1.4 T觸發(fā)器
4.2 SSI時序邏輯電路分析
4.2.1 時序邏輯電路概述
4.2.2 SSI時序邏輯電路分析
4.3 SSI時序邏輯電路設(shè)計
4.3.1 SSI同步時序邏輯電路設(shè)計入門示例
4.3.2 SSI同步時序邏輯電路設(shè)計方法
4.3.3 SSI同步時序邏輯電路設(shè)計應(yīng)用
4.4 MSI時序邏輯電路及其應(yīng)用
4.4.1 寄存器
4.4.2 計數(shù)器
4.5 異步時序邏輯電路
小結(jié)
習(xí)題
第5章 數(shù)字信號的生成與變換及模數(shù)之間的轉(zhuǎn)換
5.1 555多諧振蕩器
5.1.1 時基電路555的功能
5.1.2 用555電路構(gòu)成多諧振蕩器
5.2 施密特觸發(fā)器
5.3 單穩(wěn)態(tài)觸發(fā)器
5.4 A/D與D/A轉(zhuǎn)換概述
5.5 A/D轉(zhuǎn)換
5.5.1 A/D轉(zhuǎn)換的步驟
5.5.2 A/D轉(zhuǎn)換器的類型
5.5.3 A/D轉(zhuǎn)換的主要性能指標(biāo)
5.5.4 集成A/D轉(zhuǎn)換器
5.6 D/A轉(zhuǎn)換
5.6.1 權(quán)電阻網(wǎng)絡(luò)型D/A轉(zhuǎn)換器
5.6.2 T形電阻網(wǎng)絡(luò)型D/A轉(zhuǎn)換器
5.6.3 數(shù)模轉(zhuǎn)換器的主要性能指標(biāo)與集成D/A轉(zhuǎn)換器
小結(jié)
習(xí)題
第6章 存儲器
6.1 半導(dǎo)體存儲器概述
6.1.1 存儲器的性能指標(biāo)
6.1.2 存儲器的分類
6.2 隨機存儲器
6.2.1 RAM的電路結(jié)構(gòu)及功能
6.2.2 靜態(tài)隨機存儲器
6.2.3 動態(tài)隨機存儲器
6.3 只讀存儲器
6.3.1 ROM的分類
6.3.2 ROM的基本結(jié)構(gòu)及工作原理
6.3.3 用ROM實現(xiàn)邏輯函數(shù)
6.4 存儲器的擴(kuò)展技術(shù)
6.4.1 位擴(kuò)展法
6.4.2 字?jǐn)U展法
小結(jié)
習(xí)題
第7章 計算機硬件電路基礎(chǔ)
7.1 計算機系統(tǒng)基礎(chǔ)
7.1.1 計算機的分類與性能指標(biāo)
7.1.2 計算機的結(jié)構(gòu)
7.2 計算機常用硬件電路基礎(chǔ)
7.2.1 原碼與補碼的轉(zhuǎn)換
7.2.2 加法運算溢出判斷
7.2.3 算術(shù)邏輯運算單元
7.2.4 數(shù)據(jù)緩沖器與數(shù)據(jù)鎖存器
7.2.5 計算機時序信號的生成
7.2.6 程序計數(shù)器
小結(jié)
習(xí)題
第8章 實驗項目與實驗指導(dǎo)
8.1 實驗項目
8.1.1 實驗1 Proteus軟件的使用與SSI組合邏輯電路的分析
8.1.2 實驗2 SSI組合邏輯電路設(shè)計——設(shè)計四變量多數(shù)判決器
8.1.3 實驗3 MS組合邏輯電路分析與設(shè)計—編碼器、譯碼器和數(shù)碼管的應(yīng)用
8.1.4 實驗4 組合邏輯電路綜合設(shè)計—血型匹配指示器的設(shè)計
8.1.5 實驗5 MSI時序邏輯器件的應(yīng)用—寄存器和計數(shù)器的應(yīng)用
8.1.6 實驗6 存儲器與A/D轉(zhuǎn)換器的應(yīng)用
8.1.7 實驗7 算術(shù)邏輯運算單元、節(jié)拍發(fā)生器與數(shù)據(jù)緩沖/鎖存器的應(yīng)用
8.1.8 實驗8 數(shù)字系統(tǒng)綜合設(shè)計——六路搶答器的設(shè)計
8.2 Proteus簡明使用指南
8.2.1 SCH原理圖和印刷電路板圖概述
8.2.2 原理圖設(shè)計基礎(chǔ)
8.2.3 電路設(shè)計與仿真步驟
8.3 Proteus常用元件名稱
8.4 常用數(shù)字芯片引腳
8.5 數(shù)字電路實驗基礎(chǔ)
8.5.1 實驗基礎(chǔ)電路
8.5.2 元器件的辨識
8.5.3 面包板的使用方法