FPGA設(shè)計(jì)與開發(fā)零基礎(chǔ)入門到精通

篇　基礎(chǔ)知識(shí)
第1章 FPGA應(yīng)用概述    002
1.1　EDA概述    002
1.1.1　FPGA與CPLD    002
1.1.2　Verilog HDL和VHDL    003
1.2　FPGA的基本結(jié)構(gòu)    004
1.3　FPGA的常用開發(fā)工具    006
1.3.1　常用工具匯總一覽表    006
1.3.2　HDL前端輸入與系統(tǒng)管理軟件    008
1.3.3　HDL邏輯綜合軟件    008
1.3.4　仿真軟件    009
第2章 FPGA設(shè)計(jì)流程    010
2.1　需求分析    011
2.2　電路設(shè)計(jì)與輸入    011
2.3　功能實(shí)現(xiàn)與仿真    011
2.4　綜合優(yōu)化    012
2.5　時(shí)序仿真與驗(yàn)證    012
2.6　板級(jí)調(diào)試    013

第二篇　設(shè)計(jì)方法
第3章 Verilog HDL語言要素    016
3.1　注釋與格式    016
3.1.1　注釋    016
3.1.2　格式    018
3.2　標(biāo)識(shí)符    019
3.3　數(shù)據(jù)對(duì)象    020
3.3.1　常量    020
3.3.2　關(guān)鍵字    022
3.4　數(shù)據(jù)類型    023
3.4.1　變量    024
3.4.2　線網(wǎng)類型    025
3.5　表達(dá)式    027
3.5.1　操作數(shù)    027
3.5.2　操作符    030
3.5.3　表達(dá)式種類    038
第4章 Verilog HDL基本語句    039
4.1　賦值語句    039
4.1.1　連續(xù)賦值語句    039
4.1.2　過程賦值語句    041
4.2　單元塊語句    045
4.2.1　順序塊begin-end    046
4.2.2　fork-join語句    047
4.3　流程控制語句    049
4.3.1　條件語句    049
4.3.2　循環(huán)語句    058
第5章 Verilog HDL的描述方式    063
5.1　門級(jí)結(jié)構(gòu)描述    063
5.1.1　門級(jí)結(jié)構(gòu)的組成    064
5.1.2　門級(jí)結(jié)構(gòu)的邏輯真值表    065
5.1.3　門級(jí)結(jié)構(gòu)描述實(shí)例    067
5.2　數(shù)據(jù)流描述    069
5.2.1　數(shù)據(jù)流描述特點(diǎn)    069
5.2.2　數(shù)據(jù)流描述實(shí)例    069
5.3　行為級(jí)描述    071
5.3.1　行為級(jí)描述特點(diǎn)    071
5.3.2　行為級(jí)描述實(shí)例    071
第6章  Verilog HDL的函數(shù)和任務(wù)    073
6.1　函數(shù)    073
6.1.1　函數(shù)定義    073
6.1.2　函數(shù)調(diào)用    074
6.2　任務(wù)    075
6.2.1　任務(wù)定義    075
6.2.2　任務(wù)調(diào)用    076
6.3　函數(shù)和任務(wù)的差異    078  
第7章 狀態(tài)機(jī)    079
7.1　狀態(tài)機(jī)的分類與特點(diǎn)    079
7.1.1　狀態(tài)機(jī)的分類    079
7.1.2　狀態(tài)機(jī)的特點(diǎn)    084
7.2　狀態(tài)機(jī)的設(shè)計(jì)方法    084
7.2.1　狀態(tài)機(jī)的設(shè)計(jì)流程    084
7.2.2　狀態(tài)機(jī)設(shè)計(jì)要點(diǎn)    085
7.2.3　狀態(tài)機(jī)的描述方法    087

第三篇　仿真與測(cè)試
第8章 仿真    098
8.1　仿真概述    098
8.2　仿真中的延時(shí)描述    099
8.2.1　延時(shí)的表示方法    099
8.2.2　路徑延遲聲明specify    099
8.3　Testbench設(shè)計(jì)與使用要點(diǎn)    100
8.3.1　Testbench書寫方法    101
8.3.2　時(shí)鐘、復(fù)位的寫法    103
第9章 測(cè)試用例設(shè)計(jì)    108
9.1　組合邏輯電路仿真設(shè)計(jì)    108
9.1.1　8-3線編碼器示例    108
9.1.2　4位加法器示例    109
9.2　時(shí)序電路仿真設(shè)計(jì)    112
9.2.1　D觸發(fā)器示例    112
9.2.2　4位計(jì)數(shù)器示例    114

第四篇　設(shè)計(jì)實(shí)例
第10章 Verilog設(shè)計(jì)實(shí)例    120
10.1　Verilog基礎(chǔ)設(shè)計(jì)實(shí)例    120
10.1.1　簡單組合邏輯電路設(shè)計(jì)    120
10.1.2　簡易有限狀態(tài)機(jī)設(shè)計(jì)    126
10.1.3　跑馬燈設(shè)計(jì)    129
10.1.4　數(shù)碼管顯示設(shè)計(jì)    135
10.2　Verilog進(jìn)階設(shè)計(jì)實(shí)例    139
10.2.1　IIC通信    139
10.2.2　SPI通信    162
10.2.3　串口通信設(shè)計(jì)    173
10.2.4　紅外遙控設(shè)計(jì)    192