數(shù)字電子技術基礎（第三版）

目　　錄
第1章　數(shù)制與編碼.... 1
1.1　模擬信號與數(shù)字信號.... 1
1.1.1　模擬信號與數(shù)字信號的概念... 1
1.1.2　數(shù)字電路與模擬電路的區(qū)別... 1
1.1.3　數(shù)字電路的特點... 2
1.2　數(shù)字系統(tǒng)中的數(shù)制.... 3
1.2.1　十進制數(shù)... 3
1.2.2　二進制數(shù)... 4
1.2.3　十六進制數(shù)... 5
1.2.4　八進制數(shù)... 6
1.3　不同數(shù)制間的轉(zhuǎn)換.... 6
1.3.1　十六進制數(shù)、二進制數(shù)與十進制數(shù)間的轉(zhuǎn)換... 6
1.3.2　十進制數(shù)轉(zhuǎn)換為二進制數(shù)、十六進制數(shù)... 7
1.3.3　二進制數(shù)與十六進制數(shù)、八進制數(shù)間的轉(zhuǎn)換... 7
1.4　數(shù)字系統(tǒng)中數(shù)的表示方法和格式.... 8
1.4.1　二-十進制編碼... 8
1.4.2　帶符號位的二進制碼... 10
1.4.3　可靠性編碼... 13
1.4.4　標準字符碼... 15
1.4.5　條形碼和二維碼... 16
習題.... 17
第2章　邏輯代數(shù)基礎.... 19
2.1　邏輯代數(shù)的基本運算.... 19
2.1.1　邏輯代數(shù)的基本概念... 19
2.1.2　邏輯代數(shù)的3種基本邏輯運算... 20
2.1.3　復合邏輯運算... 21
2.2　邏輯代數(shù)的運算規(guī)則.... 23
2.2.1　邏輯代數(shù)的基本公理... 23
2.2.2　邏輯代數(shù)的基本定律... 23
2.2.3　邏輯代數(shù)的基本規(guī)則... 24
2.2.4　若干常用公式... 25
2.3　邏輯函數(shù)表述方法.... 27
2.3.1　邏輯函數(shù)的表示方法... 27
2.3.2　真值表與邏輯表達式的相互轉(zhuǎn)換... 28
2.3.3　邏輯表達式的常用形式... 29
2.4　邏輯函數(shù)的標準形式.... 29
2.4.1　最小項和最大項... 30
2.4.2　標準與或式——最小項表達式... 31
2.4.3　標準或與式——最大項表達式... 32
2.5　邏輯函數(shù)的化簡方法.... 32
2.5.1　代數(shù)化簡法... 33
2.5.2　卡諾圖化簡法... 35
2.5.3　具有無關項的邏輯函數(shù)及其化簡... 40
2.5.4　多輸出函數(shù)的化簡... 41
習題.... 42
第3章　邏輯門電路.... 45
3.1　概述.... 45
3.2　分立元件邏輯門.... 46
3.2.1　二極管與門、或門... 46
3.2.2　晶體管非門... 47
3.3　CMOS集成邏輯門.... 47
3.3.1　增強型MOS管的工作原理... 47
3.3.2　CMOS邏輯門電路... 48
3.3.3　CMOS傳輸門及其構建的邏輯門... 50
3.4　TTL集成邏輯門.... 51
3.4.1　TTL與非門的工作原理... 51
3.4.2　集電極開路門和漏極開路門... 53
3.4.3　三態(tài)門... 54
3.5　集成邏輯門相關概念.... 56
3.5.1　集成邏輯門的性能參數(shù)... 56
3.5.2　TTL集成電路邏輯門及同類CMOS器件系列... 61
3.5.3　CMOS與TTL邏輯器件的封裝... 62
3.5.4　TTL與CMOS集成電路的傳統(tǒng)接口技術... 63
習題.... 63
實驗與設計.... 65
第4章　組合邏輯電路的分析與設計.... 67
4.1　組合邏輯電路手工分析.... 67
4.1.1　組合邏輯電路的定義... 67
4.1.2　組合邏輯電路的手工分析步驟... 68
4.1.3　組合邏輯電路分析實例... 68
4.2　組合邏輯電路手工設計方法.... 69
4.2.1　組合邏輯電路手工設計的一般步驟... 69
4.2.2　組合邏輯電路的設計示例... 69
4.3　編碼器.... 71
4.3.1　編碼器的基本概念... 71
4.3.2　二進制普通編碼器... 71
4.3.3　二進制優(yōu)先編碼器... 72
4.3.4　二-十進制優(yōu)先編碼器... 74
4.4　譯碼器.... 74
4.4.1　譯碼器的基本概念... 74
4.4.2　二進制譯碼器... 75
4.4.3　用譯碼器實現(xiàn)邏輯函數(shù)... 75
4.4.4　二-十進制譯碼器... 77
4.4.5　顯示譯碼器... 77
4.5　數(shù)據(jù)選擇器與數(shù)據(jù)分配器.... 81
4.5.1　數(shù)據(jù)選擇器的基本概念... 81
4.5.2　集成數(shù)據(jù)選擇器... 81
4.5.3　用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)... 83
4.5.4　數(shù)據(jù)分配器... 84
4.6　加法器.... 85
4.6.1　半加器... 85
4.6.2　全加器... 86
4.6.3　多位加法器... 86
4.7　數(shù)值比較器.... 89
4.7.1　1位數(shù)值比較器... 89
4.7.2　集成數(shù)值比較器... 89
4.7.3　集成數(shù)值比較器的擴展... 90
4.8　廣義譯碼器概念.... 91
4.9　可編程邏輯器件的結構與原理.... 92
4.9.1　PLD概述... 92
4.9.2　簡單PLD的結構與工作原理... 93
4.10　組合邏輯電路的競爭與冒險.... 96
4.10.1　冒險現(xiàn)象的判斷... 97
4.10.2　冒險現(xiàn)象的解決方法... 98
習題.... 98
實驗與設計.... 101
第5章　觸發(fā)器及含觸發(fā)器的PLD.. 102
5.1　概述.... 102
5.2　基本RS觸發(fā)器.... 103
5.2.1　基本RS觸發(fā)器的電路結構和工作原理... 103
5.2.2　基本RS觸發(fā)器的功能描述... 104
5.2.3　基本RS觸發(fā)器的應用... 105
5.3　鐘控觸發(fā)器.... 106
5.3.1　鐘控RS觸發(fā)器... 106
5.3.2　鐘控D觸發(fā)器（D鎖存器）... 107
5.4　主從觸發(fā)器.... 109
5.4.1　主從RS觸發(fā)器... 109
5.4.2　主從JK觸發(fā)器... 110
5.5　邊沿觸發(fā)器.... 111
5.5.1　邊沿D觸發(fā)器... 111
5.5.2　邊沿JK觸發(fā)器... 114
5.6　觸發(fā)器間的轉(zhuǎn)換.... 116
5.6.1　D觸發(fā)器轉(zhuǎn)換為JK、T和T′觸發(fā)器... 116
5.6.2　JK觸發(fā)器轉(zhuǎn)換為D、T和T′觸發(fā)器... 117
5.7　含觸發(fā)器的PLD的結構與原理.... 117
5.7.1　通用可編程邏輯器件GAL. 118
5.7.2　復雜可編程邏輯器件CPLD.. 120
5.7.3　現(xiàn)場可編程門陣列FPGA.. 121
習題.... 123
實驗與設計.... 125
第6章　組合邏輯電路時序分析與自動化設計.... 128
6.1　傳統(tǒng)數(shù)字技術存在的問題.... 128
6.2　數(shù)字系統(tǒng)自動設計流程.... 130
6.2.1　設計輸入... 130
6.2.2　硬件描述語言... 131
6.2.3　綜合... 131
6.2.4　適配... 131
6.2.5　仿真... 131
6.2.6　硬件測試... 132
6.3　原理圖輸入法邏輯電路設計.... 132
6.3.1　原理圖編輯輸入方法... 132
6.3.2　創(chuàng)建工程... 134
6.3.3　功能分析... 137
6.3.4　編譯前設置... 137
6.3.5　全程編譯... 139
6.3.6　邏輯功能測試... 140
6.4　硬件測試.... 143
6.4.1　引腳鎖定... 143
6.4.2　對FPGA編程配置... 145
6.4.3　對FPGA配置器件編程... 146
6.5　用HDL表述廣義譯碼器.... 148
6.5.1　用HDL表述真值表與電路設計... 149
6.5.2　3人表決電路的HDL表述方式... 151
6.5.3　對真值表的其他HDL表述方式... 153
6.6　數(shù)字方法去抖動和延時電路設計.... 155
6.6.1　數(shù)字去抖動電路設計... 155
6.6.2　數(shù)字延時電路的設計與測試... 158
實驗與設計.... 160
第7章　時序邏輯電路的分析與設計.... 163
7.1　時序邏輯電路的特點與功能.... 163
7.1.1　時序邏輯電路的結構... 163
7.1.2　時序邏輯電路的分類... 164
7.2　時序邏輯電路的人工分析方法.... 164
7.2.1　同步時序邏輯電路分析... 165
7.2.2　異步時序邏輯電路的分析舉例... 167
7.3　時序邏輯電路的人工設計方法.... 169
7.3.1　時序邏輯電路的人工設計步驟... 169
7.3.2　設計舉例... 170
7.4　計數(shù)器.... 174
7.4.1　異步計數(shù)器設計.................................................................................................................... 175
7.4.2　同步計數(shù)器設計... 177
7.4.3　專用集成計數(shù)器應用... 179
7.5　寄存器.... 185
7.5.1　并行寄存器... 185
7.5.2　移位寄存器... 186
習題.... 194
實驗與設計.... 198
第8章　時序邏輯電路的自動化設計與分析.... 200
8.1　用74系列宏模塊設計數(shù)字電路.... 200
8.1.1　用74390宏模塊設計一個2位十進制計數(shù)器... 200
8.1.2　可預置型任意模計數(shù)器設計... 202
8.2　計數(shù)器通用設計模型.... 204
8.2.1　時序邏輯電路設計方案考察... 204
8.2.2　計數(shù)器的一般結構模型... 205
8.2.3　普通二進制計數(shù)器設計討論... 205
8.2.4　BCD碼計數(shù)器設計討論... 206
8.2.5　?？煽赜嫈?shù)器設計討論... 207
8.2.6　反饋清0法構成模12計數(shù)器設計討論... 208
8.2.7　同步加載型計數(shù)器設計討論... 209
8.2.8　異步加載型計數(shù)器設計討論... 209
8.2.9　可逆計數(shù)器設計討論... 210
8.3　從計數(shù)器的一般模型到狀態(tài)機.... 211
8.4　基于一般模型結構的計數(shù)器設計.... 212
8.4.1　基于一般模型的十進制計數(shù)器設計... 212
8.4.2　含自啟動電路的十進制計數(shù)器的設計... 214
8.4.3　異步控制型任意模計數(shù)器設計... 214
8.4.4　初值可預置型計數(shù)器設計... 215
8.5　基于IP核的計數(shù)器設計.... 216
8.6　有限狀態(tài)機的設計與應用.... 219
8.6.1　計數(shù)器與狀態(tài)機的對應關系... 219
8.6.2　步進電機控制電路設計... 220
8.6.3　鍵觸點消抖動電路設計... 222
8.6.4　簡易溫控系統(tǒng)設計... 224
實驗與設計.... 226
第9章　半導體存儲器及其應用.... 228
9.1　存儲器概述.... 228
9.1.1　存儲器分類... 228
9.1.2　半導體存儲器性能指標... 229
9.2　只讀存儲器.... 230
9.2.1　ROM結構和工作原理... 230
9.2.2　ROM的分類... 231
9.2.3　掩膜ROM... 231
9.2.4　可編程ROM... 232
9.3　隨機存取存儲器.... 234
9.3.1　RAM的分類... 234
9.3.2　RAM的基本結構... 235
9.3.3　SRAM的工作原理... 235
9.3.4　DRAM工作原理... 237
9.3.5　存儲器的擴展方法... 238
9.3.6　其他類型的存儲器... 240
9.4　存儲器應用電路設計.... 241
9.4.1　利用LPM_ROM設計查表式乘法器... 241