Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)原理與實(shí)踐

目錄
前言
第1章數(shù)字系統(tǒng)設(shè)計(jì)概述
1.1引言
1.2模擬電路和數(shù)字電路
1.2.1模擬信號和數(shù)字信號
1.2.2模數(shù)轉(zhuǎn)換
1.2.3模擬電路和數(shù)字電路
1.3數(shù)字電路設(shè)計(jì)
1.3.1數(shù)字電路與系統(tǒng)
1.3.2數(shù)字電路設(shè)計(jì)流程
1.4硬件描述語言
1.5習(xí)題和思考題
第2章數(shù)字電路基礎(chǔ)
2.1變量和函數(shù)
2.2基本邏輯關(guān)系
2.2.1邏輯與
2.2.2邏輯或
2.2.3邏輯反
2.3邏輯門和數(shù)字電路
2.3.1晶體管
2.3.2邏輯門
2.3.3邏輯電路的表示
2.4布爾代數(shù)和卡諾圖
2.4.1布爾代數(shù)
2.4.2最小項(xiàng)的定義及其性質(zhì)
2.4.3卡諾圖法化簡邏輯函數(shù)
2.5CMOS邏輯門電路
2.5.1NMOS邏輯門
2.5.2CMOS邏輯門
2.6設(shè)計(jì)實(shí)現(xiàn)
2.6.1標(biāo)準(zhǔn)芯片
2.6.2可編程邏輯器件
2.6.3全定制芯片、標(biāo)準(zhǔn)單元和門陣列
2.7習(xí)題和思考題
第3章Verilog HDL硬件描述語言
3.1基本概念
3.1.1模塊
3.1.2空白和注釋
3.1.3關(guān)鍵字
3.1.4標(biāo)識符
3.2數(shù)據(jù)類型
3.2.1四值邏輯系統(tǒng)
3.2.2線網(wǎng)和變量
3.2.3有符號和無符號數(shù)
3.3層次化設(shè)計(jì)
3.3.1設(shè)計(jì)方法學(xué)
3.3.2模塊實(shí)例
3.3.3端口連接規(guī)則
3.4門級描述
3.4.1多輸入門
3.4.2多輸出門
3.4.3三態(tài)門
3.4.4門陣列實(shí)例
3.5任務(wù)和函數(shù)
3.5.1任務(wù)
3.5.2函數(shù)
3.5.3任務(wù)和函數(shù)的區(qū)別
3.5.4設(shè)計(jì)實(shí)例：格雷碼計(jì)數(shù)器
3.6可重用設(shè)計(jì)
3.6.1宏定義
3.6.2條件編譯
3.6.3參數(shù)
3.7習(xí)題和思考題
第4章組合邏輯電路設(shè)計(jì)
4.1組合邏輯電路
4.2連續(xù)賦值語句
4.3組合邏輯always塊
4.4Verilog HDL操作符
4.4.1表達(dá)式
4.4.2操作數(shù)
4.4.3操作符
4.4.4操作符優(yōu)先級
4.5if語句
4.5.1基本語法
4.5.2設(shè)計(jì)實(shí)例
4.6case語句
4.6.1基本語法
4.6.2設(shè)計(jì)實(shí)例
4.7決策樹
4.7.1full case和parallel case
4.7.2優(yōu)先結(jié)構(gòu)路由網(wǎng)絡(luò)
4.7.3并列結(jié)構(gòu)路由網(wǎng)絡(luò)
4.8組合邏輯電路設(shè)計(jì)實(shí)例
4.8.1有符號加法器
4.8.2移位器
4.8.3三態(tài)邏輯
4.8.4浮點(diǎn)數(shù)加法器
4.8.5組合邏輯乘法器
4.9設(shè)計(jì)優(yōu)化
4.9.1操作符共享
4.9.2布局相關(guān)的電路
4.9.3功能共享
4.10組合邏輯電路的設(shè)計(jì)要點(diǎn)
4.10.1組合邏輯電路設(shè)計(jì)的常見錯誤
4.10.2組合邏輯電路設(shè)計(jì)規(guī)則
4.11組合邏輯電路Testbench
4.11.1仿真邏輯的構(gòu)成
4.11.2組合邏輯電路Testbench實(shí)例
4.12習(xí)題和思考題
第5章規(guī)則時(shí)序邏輯電路設(shè)計(jì)
5.1時(shí)序邏輯電路
5.1.1時(shí)序邏輯電路結(jié)構(gòu)及工作過程
5.1.2時(shí)序邏輯電路的描述
5.2基本存儲元件
5.2.1D鎖存器
5.2.2D觸發(fā)器
5.2.3寄存器和寄存器文件
5.3規(guī)則時(shí)序邏輯電路設(shè)計(jì)實(shí)例
5.3.1計(jì)數(shù)器
5.3.2移位寄存器
5.3.3線性反饋移位寄存器
5.3.4同步 FIFO
5.4循環(huán)語句
5.4.1for循環(huán)語句
5.4.2while語句
5.5生成語句
5.5.1循環(huán)生成語句
5.5.2條件生成語句
5.5.3case生成語句
5.6時(shí)序邏輯電路Testbench
5.7設(shè)計(jì)陷阱
5.7.1阻塞賦值和非阻塞賦值
5.7.2組合邏輯環(huán)
5.7.3異步信號的誤用
5.7.4門控時(shí)鐘的誤用
5.7.5導(dǎo)出時(shí)鐘的使用
5.8習(xí)題和思考題
第6章有限狀態(tài)機(jī)設(shè)計(jì)原理
6.1有限狀態(tài)機(jī)
6.1.1米利狀態(tài)機(jī)和摩爾狀態(tài)機(jī)
6.1.2邊沿檢測電路
6.1.3米利狀態(tài)機(jī)和摩爾狀態(tài)機(jī)的比較
6.2狀態(tài)轉(zhuǎn)換圖和算法狀態(tài)機(jī)圖
6.2.1狀態(tài)轉(zhuǎn)換圖
6.2.2算法狀態(tài)機(jī)圖
6.3有限狀態(tài)機(jī)的時(shí)序
6.4狀態(tài)賦值
6.4.1未用狀態(tài)的處理
6.4.2狀態(tài)賦值對電路的影響
6.4.3超前輸出電路
6.5有限狀態(tài)機(jī)的實(shí)現(xiàn)
6.5.1代碼風(fēng)格
6.5.2Verilog HDL狀態(tài)賦值
6.5.3兩段式always塊
6.5.4多段式always塊
6.5.5一段式always塊
6.6設(shè)計(jì)實(shí)例
6.6.1序列檢測器
6.6.2鍵盤掃描電路
6.6.3仲裁電路
6.6.4BCD碼余3碼轉(zhuǎn)換電路
6.7習(xí)題和思考題
第7章有限狀態(tài)機(jī)設(shè)計(jì)實(shí)踐
7.1軌道車控制器
7.1.1問題描述
7.1.2軌道車運(yùn)行方向輸出信號
7.1.3開關(guān)位置輸出信號
7.1.4傳感器輸入信號
7.1.5設(shè)計(jì)實(shí)現(xiàn)
7.2飛機(jī)起落架控制器
7.2.1問題描述
7.2.2設(shè)計(jì)實(shí)現(xiàn)
7.3存儲器控制器
7.3.1SRAM讀寫時(shí)序
7.3.2SRAM控制器數(shù)據(jù)通道
7.3.3SRAM控制器控制通道
7.4通用異步收發(fā)器UART
7.4.1接收模塊
7.4.2發(fā)送模塊
7.5習(xí)題和思考題
第8章時(shí)序分析基礎(chǔ)
8.1組合邏輯電路的傳播延遲
8.1.1組合邏輯電路傳播延遲的定義
8.1.2傳播延遲產(chǎn)生的后果
8.1.3傳播延遲的計(jì)算
8.2時(shí)序邏輯電路的傳播延遲
8.2.1引腳到引腳延遲路徑
8.2.2輸入到寄存器數(shù)據(jù)輸入延遲路徑
8.2.3時(shí)鐘到輸出延遲路徑
8.2.4寄存器到寄存器延遲路徑
8.2.5時(shí)序邏輯電路的最高工作頻率
8.2.6建立時(shí)間和保持時(shí)間的調(diào)整
8.3提高電路的最高工作頻率
8.4調(diào)整電路的建立時(shí)間和保持時(shí)間
8.5同步電路的時(shí)序分析方法
8.5.1建立時(shí)間和最高工作頻率
8.5.2保持時(shí)間
8.5.3輸出相關(guān)的時(shí)序參數(shù)
8.5.4輸入相關(guān)的時(shí)序參數(shù)
8.6帶有時(shí)鐘偏斜情況的時(shí)序分析
8.6.1時(shí)鐘偏斜對同步設(shè)計(jì)的影響
8.6.2時(shí)鐘偏斜對于建立時(shí)間和最高時(shí)鐘頻率的影響
8.6.3時(shí)鐘偏斜對保持時(shí)間約束的影響
8.7習(xí)題和思考題
第9章數(shù)據(jù)通道設(shè)計(jì)原理
9.1數(shù)據(jù)通道
9.2寄存器傳輸級設(shè)計(jì)
9.2.1算法
9.2.2數(shù)據(jù)流模型
9.2.3寄存器傳輸級設(shè)計(jì)
9.3FSMD設(shè)計(jì)原理
9.3.1寄存器傳輸操作
9.3.2數(shù)據(jù)通道
9.3.3控制通道
9.4FSMD設(shè)計(jì)
9.4.1ASMD圖
9.