電子設(shè)計(jì)自動化技術(shù)（Verilog HDL版）

項(xiàng)目1 三人表決器設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
1．1 EDA技術(shù)及其發(fā)展
1．1．1 EDA技術(shù)概念
1．1．2 EDA技術(shù)的主要特征
1．1．3 EDA技術(shù)發(fā)展歷程
1．2 可編程邏輯器件
1．2．1 可編程邏輯器件概述
1．2．1．1 可編程邏輯器件的歷史演變
1．2．1．2 可編程邏輯器件的基本結(jié)構(gòu)與分類
1．2．1．3 PLD相對于MCU的優(yōu)勢所在
1．2．2 FPGA和CPLD
1．2．2．1 基于乘積項(xiàng)的PLD結(jié)構(gòu)
1．2．2．2 乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理
1．2．2．3 查找表的原理與結(jié)構(gòu)
1．2．2．4 基于查找表的FPGA結(jié)構(gòu)
1．2．2．5 查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理
1．2．2．6 其他類型的FPGA和PLD
1．2．3 可編程邏輯器件的應(yīng)用
1．2．3．1 PLD在專用集成電路設(shè)計(jì)中的應(yīng)用
1．2．3．2 基于EDA工具的PLD應(yīng)用
1．2．3．3 FPGA和CPLD開發(fā)應(yīng)用選擇
1．3 面向CPLD／FPGA的EDA設(shè)計(jì)流程
1．3．1 源程序的編輯與編譯
1．3．2 邏輯綜合和優(yōu)化
1．3．3 目標(biāo)器件的布線／適配
1．3．4 目標(biāo)器件的編程／下載
1．3．5 設(shè)計(jì)過程中的有關(guān)仿真
1．3．6 硬件仿真／硬件測試
1．4 基于CPLD／FPGA的常用EDA工具
1．4．1 AJtera EDA軟件工具QuartusⅡ簡介
1．4．2 QuanusⅡ主要設(shè)計(jì)流程
1．4．3 QuartusⅡ詳細(xì)設(shè)計(jì)流程
1．4．4 其他CPLD／FPGA常用工具
1．5 硬件描述語言
1．5．1 常用硬件描述語言簡介
1．5．1．1 Verilog概述
1．5．1．2 Verilog與c語言
1．5．1．3 其他常用硬件描述語言
1．5．1．4 Verilog程序設(shè)計(jì)舉例
1．5．2 Verilog基本語句結(jié)構(gòu)與語法知識
1．5．2．1 模塊表達(dá)
1．5．2．2 端口語句、端口信號名和端口模式
1．5．2．3 內(nèi)部信號說明
1．5．2．4 功能定義
1．5．2．5 關(guān)鍵字
1．5．2．6 標(biāo)識符
1．5．2．7 注釋符號
1．5．2．8 規(guī)范的程序書寫格式
1．5．2．9 文件取名和存盤
【任務(wù)實(shí)現(xiàn)】
任務(wù)1．1 QuartusⅡ軟件安裝
任務(wù)1．2 三人表決器設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
項(xiàng)目2 四位加法器設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
2．1 四位加法器原理
2．1．1 半加器邏輯功能
2．1．2 四位加法器原理圖
2．2 QuanusⅡ原理圖輸入設(shè)計(jì)方法
【任務(wù)實(shí)現(xiàn)】
任務(wù)2．1 利用原理圖輸人法設(shè)計(jì)3—8譯碼器
任務(wù)2．2 利用原理圖輸入法設(shè)計(jì)四位加法器
【考核評價(jià)】
【拓展提高】
項(xiàng)目3 數(shù)字電子鐘設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
3．1 Verilog語言要素
3．1．1 Verilog文字規(guī)則
3．1．2 Verilog數(shù)據(jù)類型
3．1．3 Verilog操作符
3．2 Verilog語句
3．2．1 賦值語句和塊語句
3．2．1．1 賦值語句
3．2．1．2 塊語句
3．2．2 條件語句
3．2．2．1 if_else語句
3．2．2．2 case語句
3．2．2．3 條件語句使用不當(dāng)
3．2．3 循環(huán)語句
3．2．3．1 forever語句
3．2．3．2 repeat語句
3．2．3．3 while語句
3．2．3．4 for語句
3．2．4 結(jié)構(gòu)描述語句
【任務(wù)實(shí)現(xiàn)】
任務(wù)3．1 數(shù)字電子鐘設(shè)計(jì)方案分析
任務(wù)3．2 數(shù)字電子鐘的Veillog程序設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
項(xiàng)目4 交通管理器設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
4．1 Verilog與原理圖混合設(shè)計(jì)方式
4．1．1 四位二進(jìn)制計(jì)數(shù)器的Verilog設(shè)計(jì)
4．1．2 八段顯示譯碼器的Verilog設(shè)計(jì)
4．1．3 頂層文件原理圖設(shè)計(jì)
【任務(wù)實(shí)現(xiàn)】
任務(wù)4．1 交通管理器設(shè)計(jì)方案分析
任務(wù)4．2 交通管理器設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
項(xiàng)目5 簡易電子琴設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
5．1 結(jié)構(gòu)語句
5．1．1 結(jié)構(gòu)說明語句
5．1．1．1 initial語句
5．1．1．2 always語句
5．1．2 task和function說明語句
5．2 Verilog設(shè)計(jì)中LPM函數(shù)的應(yīng)用
5．2．1 常用LPM兆功能塊
5．2．2 通過MegaWizarclPlug—In Manager例化LPM
5．2．2．1 計(jì)數(shù)器LPM模塊文本文件的調(diào)用
5．2．2．2 LPM計(jì)數(shù)器程序與參數(shù)傳遞語句
5．2．2．3 創(chuàng)建工程與仿真測試
【任務(wù)實(shí)現(xiàn)】
任務(wù)5．1 簡易電子琴設(shè)計(jì)方案分析
任務(wù)5．2 簡易電子琴Veillog程序設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
項(xiàng)目6 步進(jìn)電動機(jī)控制器設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
6．1 有限狀態(tài)機(jī)設(shè)計(jì)
6．1．1 概述
6．1．2 一般有限狀態(tài)機(jī)的設(shè)計(jì)
6．1．3 Moore型狀態(tài)機(jī)的設(shè)計(jì)
6．1．4 Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)
6．2 步進(jìn)電動機(jī)控制技術(shù)
6．2．1 步進(jìn)電動機(jī)的工作原理
6．2．2 步進(jìn)電動機(jī)的工作方式
【任務(wù)實(shí)現(xiàn)】
任務(wù)6．1 步進(jìn)電動機(jī)控制器設(shè)計(jì)方案分析
任務(wù)6．2 步進(jìn)電動機(jī)控制器設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
項(xiàng)目7 數(shù)字溫度計(jì)設(shè)計(jì)
【項(xiàng)目描述】
【知識準(zhǔn)備】
7．1 溫度傳感器
7．2 單總線器件
7．2．1 單總線的工作原理
7．2．2 單總線器件概述
7．2．2．1 DSl8820簡介
7．2．2．2 DSl8820的主要特性
7．2．2．3 DSl8820的內(nèi)部結(jié)構(gòu)
7．2．2．4 DSl8820的工作原理
7．2．2．5 DSl8820的4個(gè)主要數(shù)據(jù)部件
7．2．2．6 高速暫存存儲器
7．2．2．7 控制命令
【任務(wù)實(shí)現(xiàn)】
任務(wù)7．1 數(shù)字溫度計(jì)設(shè)計(jì)方案分析
任務(wù)7．2 數(shù)字溫度計(jì)設(shè)計(jì)
【考核評價(jià)】
【拓展提高】
附錄 本書所使用開發(fā)板功能簡介
附錄A 開發(fā)板硬件介紹
A．1 硬件資源圖示
A．2 核心板資源
附錄B 開發(fā)板硬件原理圖
B．1 核心板管腳示意圖
B．2 接口板原理圖
附錄C 開發(fā)板管腳映射表
參考文獻(xiàn)