深入理解OpenRISC體系結(jié)構(gòu)

目 錄
前言
第1章 緒 論 / 1
1.1 概述 / 1
1.2 計(jì)算機(jī)漫談 / 3
1.2.1 十進(jìn)制計(jì)算機(jī) / 3
1.2.2 二進(jìn)制計(jì)算機(jī) / 7
1.3 計(jì)算機(jī)體系結(jié)構(gòu) / 12
1.3.1 圖靈與圖靈機(jī) / 12
1.3.2 馮.諾依曼與馮.諾依曼體系結(jié)構(gòu) / 14
1.3.3 改進(jìn)的哈佛體系結(jié)構(gòu) / 17
1.3.4 發(fā)展趨勢(shì) / 19
1.4 并行技術(shù) / 20
1.4.1 流水線 / 20
1.4.2 亂序 / 22
1.4.4 單指令多數(shù)據(jù)流 / 22
1.4.5 同時(shí)多線程 / 23
1.4.6 單芯片多處理器 / 23
1.4.7 對(duì)稱多處理器 / 25
1.5 局部性原理 / 25
1.6 計(jì)算機(jī)的評(píng)價(jià) / 26
1.7 設(shè)計(jì)流程 / 27
1.7.1 分析 / 27
1.7.2 模擬器 / 28
1.7.3 FPGA設(shè)計(jì) / 29
1.7.4 ASIC / 35
1.8 OpenRISC / 36
1.8.1 概述 / 36
1.8.2 OpenRISC寄存器集 / 37
1.8.3 OpenRISC指令集 / 41
1.9 小結(jié) / 41
1.10 習(xí)題 / 42
第2章 基于OpenRISC的開發(fā) / 43
2.1 概述 / 44
2.2 項(xiàng)目描述 / 44
2.3 開發(fā)環(huán)境的構(gòu)建 / 44
2.3.1 開發(fā)環(huán)境的組成 / 44
2.3.2 開發(fā)環(huán)境的選擇與安裝 / 46
2.4 硬件的開發(fā) / 51
2.4.1 模塊劃分和編碼實(shí)現(xiàn) / 51
2.4.2 功能仿真與時(shí)序仿真 / 51
2.5 驅(qū)動(dòng)程序的開發(fā) / 55
2.6 FPGA板級(jí)驗(yàn)證 / 66
2.7 硬件與軟件的比較 / 66
2.8 ORPSoC與or1200 / 70
2.8.1 ORPSoC架構(gòu)分析 / 70
2.8.2 ORPSoC的啟動(dòng)過程 / 73
2.8.3 or1200 / 83
2.9 小結(jié) / 86
2.10 習(xí)題 / 86
第3章 數(shù)據(jù)通路設(shè)計(jì) / 87
3.1 概述 / 87
3.2 數(shù)據(jù)通路 / 87
3.3 OpenRISC的數(shù)據(jù)通路整體架構(gòu)分析 / 88
3.4 取指 / 89
3.5 譯碼 / 97
3.6 執(zhí)行 / 118
3.6.1 運(yùn)算部件基礎(chǔ) / 118
3.6.2 or1200的運(yùn)算部件 / 127
3.7 訪存 / 135
3.7.1 流水線的訪存階段 / 135
3.7.2 or1200訪存階段的具體實(shí)現(xiàn)分析 / 136
3.8 寫回 / 142
3.8.1 or1200寫回階段整體功能 / 142
3.8.2 or1200寫回階段具體實(shí)現(xiàn)代碼分析 / 143
3.9 設(shè)計(jì)一個(gè)簡(jiǎn)單的除法器 / 150
3.10 小結(jié) / 156
3.11 習(xí)題 / 157
第4章 控制通路設(shè)計(jì) / 158
4.1 概述 / 158
4.2 控制通路的復(fù)雜性 / 158
4.3 OR的控制通路設(shè)計(jì)分析 / 160
4.3.1 整體介紹 / 160
4.3.2 sprs模塊 / 160
4.4 OR的異常處理 / 172
4.4.1 except模塊 / 172
4.4.2 freeze模塊 / 187
4.5 OR的調(diào)試系統(tǒng) / 190
4.5.1 調(diào)試方案的分類 / 190
4.5.2 advanced debug system / 192
4.5.3 我的調(diào)試系統(tǒng) / 195
4.5.4 JTAG模塊 / 201
4.6 基于or1200的中斷實(shí)驗(yàn) / 223
4.7 小結(jié) / 239
4.8 習(xí)題 / 239
第5章 存儲(chǔ)器組織 / 240
5.1 概述 / 240
5.2 TLB與Cache / 241
5.2.1 概述 / 241
5.2.2 TLB / 243
5.2.3 Cache / 250
5.3 OR的存儲(chǔ)器組織 / 256
5.3.1 OR的MMU / 257
5.3.2 OR的Cache / 265
5.4 自己設(shè)計(jì)一個(gè)簡(jiǎn)單的Cache / 292
5.5 小結(jié) / 293
5.6 習(xí)題 / 294
第6章 自己設(shè)計(jì)一個(gè)簡(jiǎn)單的CPU / 295
6.1 概述 / 295
6.2 層次建模 / 295
6.3 可綜合代碼風(fēng)格 / 299
6.4 一個(gè)簡(jiǎn)單CPU的設(shè)計(jì)、實(shí)現(xiàn)、仿真與綜合 / 300
6.4.1 架構(gòu)設(shè)計(jì) / 301
6.4.2 模塊劃分 / 301
6.4.3 模塊劃分與接口定義 / 302
6.4.4 RTL實(shí)現(xiàn) / 303
6.4.5 ModelSim仿真 / 326
6.4.6 綜合 / 331
6.4.7 改進(jìn)及優(yōu)化 / 332
6.4.8 tiny_core的指令集 / 333
6.5 小結(jié) / 334
6.6 習(xí)題 / 334
附錄A 常用公式和定律 / 335
附錄B wishbone / 337
附錄C 狀態(tài)機(jī)的4種寫法 / 340
附錄D 跨時(shí)鐘域信號(hào)的同步 / 352
附錄E 推薦閱讀 / 362
參考文獻(xiàn) / 364
后記 / 365