Xilinx FPGA數(shù)字設(shè)計：從門級到行為級雙重HDL描述（立體化教程）

第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)字邏輯的發(fā)展史
1.2開關(guān)系統(tǒng)
1.2.10和1的概念
1.2.2開關(guān)系統(tǒng)的優(yōu)勢
1.2.3晶體管作為開關(guān)
1.2.4半導體物理器件
1.2.5半導體邏輯電路
1.2.6邏輯電路符號描述
1.3半導體數(shù)字集成電路
1.3.1集成電路的發(fā)展
1.3.2集成電路構(gòu)成
1.3.3集成電路版圖
1.4基本邏輯門電路分析
1.4.1基本邏輯門電路的描述
1.4.2邏輯門電路的傳輸特性
1.4.3基本邏輯門集成電路
1.4.4不同工藝邏輯門的連接
1.5邏輯代數(shù)理論
1.5.1邏輯代數(shù)中運算關(guān)系
1.5.2邏輯函數(shù)表達式
1.6邏輯表達式的化簡
1.6.1使用運算律化簡邏輯表達式
1.6.2使用卡諾圖化簡邏輯表達式
1.6.3不完全指定邏輯功能的化簡
1.6.4輸入變量的卡諾圖表示
1.7毛刺產(chǎn)生及消除
1.8數(shù)字碼制表示和轉(zhuǎn)換
1.8.1數(shù)字碼制表示
1.8.2數(shù)字碼制轉(zhuǎn)換
1.9組合邏輯電路
1.9.1編碼器
1.9.2譯碼器
1.9.3碼轉(zhuǎn)換器
1.9.4數(shù)據(jù)選擇器
1.9.5數(shù)據(jù)比較器
1.9.6加法器
1.9.7減法器
1.9.8加法器/減法器
1.9.9乘法器
1.10時序邏輯電路
1.10.1時序邏輯電路類型
1.10.2時序邏輯電路特點
1.10.3基本SR鎖存器
1.10.4同步SR鎖存器
1.10.5D鎖存器
1.10.6D觸發(fā)器
1.10.7其他觸發(fā)器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存儲器
1.11有限自動狀態(tài)機
1.11.1有限自動狀態(tài)機原理
1.11.2狀態(tài)圖表示及實現(xiàn)
1.11.3三位計數(shù)器
第2章可編程邏輯器件工藝和結(jié)構(gòu)
2.1可編程邏輯器件發(fā)展歷史
2.2可編程邏輯器件工藝
2.3可編程邏輯器件結(jié)構(gòu)
2.3.1PROM原理及結(jié)構(gòu)
2.3.2PAL原理及結(jié)構(gòu)
2.3.3PLA原理及結(jié)構(gòu)
2.3.4CPLD原理及結(jié)構(gòu)
2.3.5FPGA原理及結(jié)構(gòu)
2.3.6CPLD和FPGA比較
2.4Xilinx可編程邏輯器件
2.4.1Xilinx CPLD芯片介紹
2.4.2Xilinx FPGA芯片介紹
2.4.3Xilinx PROM芯片介紹
第3章Xilinx ISE設(shè)計流程
3.1ISE設(shè)計套件介紹
3.2創(chuàng)建新的設(shè)計工程
3.3ISE開發(fā)平臺主界面及功能
3.3.1Design（設(shè)計）面板
3.3.2Console（控制臺）面板
3.3.3Workspace
3.4創(chuàng)建并添加新源文件
3.5添加設(shè)計代碼
3.5.1Verilog HDL設(shè)計代碼的添加
3.5.2VHDL設(shè)計代碼的添加
3.6設(shè)計綜合
3.6.1Xilinx綜合工具功能
3.6.2設(shè)計綜合
3.7設(shè)計行為仿真
3.7.1為Verilog HDL設(shè)計添加測試向量
3.7.2為VHDL設(shè)計添加測試向量
3.7.3運行行為仿真
3.8添加引腳約束文件
3.9設(shè)計實現(xiàn)
3.9.1運行設(shè)計實現(xiàn)工具
3.9.2查看布局布線結(jié)果
3.10布局布線后仿真
3.11產(chǎn)生比特流文件
3.12下載比特流文件到FPGA
3.13生成存儲器配置文件并燒寫存儲器
3.13.1生成BPI存儲器配置文件
3.13.2編程BPI文件到BPI存儲器
第4章VHDL語言規(guī)范
4.1VHDL程序結(jié)構(gòu)和配置
4.1.1VHDL程序結(jié)構(gòu)框架
4.1.2VHDL實體
4.1.3VHDL結(jié)構(gòu)體
4.1.4配置聲明
4.2VHDL語言描述風格
4.2.1行為描述
4.2.2數(shù)據(jù)流描述
4.2.3結(jié)構(gòu)化描述
4.3VHDL語言要素
4.3.1字符集
4.3.2語言要素、分隔符和分界符
4.3.3標識符
4.3.4抽象文字
4.3.5字符文字
4.3.6字符串文字
4.3.7比特字符串文字
4.3.8注釋
4.3.9保留字
4.3.10允許替換的字符
4.4VHDL設(shè)計資源共享
4.4.1庫的聲明和調(diào)用
4.4.2子程序和函數(shù)聲明
4.4.3函數(shù)體和子程序體
4.4.4子程序和函數(shù)重載
4.4.5解析函數(shù)
4.4.6包聲明
4.4.7包體
4.5VHDL類型
4.5.1標量類型
4.5.2復合類型
4.5.3訪問類型
4.5.4文件類型
4.5.5保護類型
4.6VHDL聲明
4.6.1類型聲明
4.6.2子類型聲明
4.6.3對象
4.6.4屬性聲明
4.6.5元件聲明
4.6.6組模板聲明
4.6.7組聲明
4.7VHDL說明
4.7.1屬性說明
4.7.2配置說明
4.7.3斷開說明
4.8VHDL名字
4.8.1簡單名字
4.8.2選擇名字
4.8.3索引名字
4.8.4切片名字
4.8.5屬性名字
4.9VHDL表達式
4.9.1VHDL操作符
4.9.2VHDL操作數(shù)
4.10VHDL順序描述語句
4.10.1wait語句
4.10.2斷言和報告語句
4.10.3信號分配語句
4.10.4變量分配語句
4.10.5子程序調(diào)用語句
4.10.6if語句
4.10.7case語句
4.10.8loop語句
4.10.9next語句
4.10.10exit語句
4.10.11return語句
4.10.12null語句
4.11VHDL并發(fā)描述語句
4.11.1塊語句
4.11.2進程描述語句
4.11.3并行過程調(diào)用語句
4.11.4并行斷言語句
4.11.5并行信號分配語句
4.11.6元件例化語句
4.11.7生成語句
第5章Verilog HDL語言規(guī)范
5.1Verilog HDL語言發(fā)展
5.2Verilog HDL程序結(jié)構(gòu)
5.2.1模塊聲明
5.2.2模塊端口定義
5.2.3邏輯功能定義
5.3Verilog HDL描述方式
5.3.1行為級描述方式
5.3.2數(shù)據(jù)流描述方式
5.3.3結(jié)構(gòu)級描述方式
5.3.4開關(guān)級描述方式
5.4Verilog HDL語言要素
5.4.1注釋
5.4.2間隔符
5.4.3標識符
5.4.4關(guān)鍵字
5.4.5系統(tǒng)任務(wù)和函數(shù)
5.4.6編譯器命令
5.4.7運算符
5.4.8數(shù)字
5.4.9字符串
5.4.10屬性
5.5Verilog HDL數(shù)據(jù)類型
5.5.1值的集合
5.5.2網(wǎng)絡(luò)和變量
5.5.3向量
5.5.4強度
5.5.5隱含聲明
5.5.6網(wǎng)絡(luò)類型
5.5.7寄存器類型
5.5.8整數(shù)、實數(shù)、時間和實時時間
5.5.9數(shù)組
5.5.10參數(shù)
5.5.11Verilog HDL名字空間
5.6Verilog HDL表達式
5.6.1操作符
5.6.2操作數(shù)
5.6.3延遲表達式
5.6.4表達式的位寬
5.6.5有符號表達式
5.6.6分配和截斷
5.7Verilog HDL分配
5.7.1連續(xù)分配
5.7.2過程分配
5.8Verilog HDL門級和開關(guān)級描述
5.8.1門和開關(guān)聲明
5.8.2邏輯門
5.8.3輸出門
5.8.4三態(tài)門
5.8.5MOS開關(guān)
5.8.6雙向傳輸開關(guān)
5.8.7CMOS開關(guān)
5.8.8pull門
5.8.9邏輯強度建模
5.8.10組合信號的強度和值
5.8.11通過非電阻器件的強度降低
5.8.12通過電阻器件的強度降低
5.8.13網(wǎng)絡(luò)類型強度
5.8.14門和網(wǎng)絡(luò)延遲
5.9Verilog HDL用戶自定義原語
5.9.1UDP定義
5.9.2組合電路UDP
5.9.3電平觸發(fā)的時序UDP
5.9.4邊沿觸發(fā)的時序電路UDP
5.9.5初始化狀態(tài)寄存器
5.9.6UDP例化
5.9.7邊沿觸發(fā)和電平觸發(fā)的混合行為
5.10Verilog HDL行為描述語句
5.10.1過程語句
5.10.2過程連續(xù)分配
5.10.3條件語句
5.10.4case語句
5.10.5循環(huán)語句
5.10.6過程時序控制
5.10.7語句塊
5.10.8結(jié)構(gòu)化的過程
5.11Verilog HDL任務(wù)和函數(shù)
5.11.1任務(wù)和函數(shù)的區(qū)別
5.11.2任務(wù)和任務(wù)使能
5.11.3禁止命名的塊和任務(wù)
5.11.4函數(shù)和函數(shù)調(diào)用
5.12Verilog HDL層次化結(jié)構(gòu)
5.12.1模塊和模塊例化
5.12.2覆蓋模塊參數(shù)值
5.12.3端口
5.12.4生成結(jié)構(gòu)
5.12.5層次化的名字
5.12.6向上名字引用
5.12.7范圍規(guī)則
5.13Verilog HDL設(shè)計配置
5.13.1配置格式
5.13.2庫
5.13.3配置例子
5.13.4顯示庫綁定信息
5.13.5庫映射例子
5.14Verilog HDL指定塊
5.14.1模塊路徑聲明
5.14.2為路徑分配延遲
5.14.3混合模塊路徑延遲和分布式延遲
5.14.4驅(qū)動連線邏輯
5.14.5脈沖過濾行為的控制
5.15Verilog HDL時序檢查
5.15.1使用穩(wěn)定窗口檢查時序
5.15.2用于時鐘和控制信號的時序檢查
5.15.3邊沿控制標識符
5.15.4提示符： 用戶定義對時序沖突的響應(yīng)
5.15.5使能有條件事件的時序檢查
5.15.6向量信號的時序檢查
5.15.7負時序檢查
5.16Verilog HDL SDF逆向注解
5.16.1映射SDF結(jié)構(gòu)到Verilog
5.16.2多個注解
5.16.3多個SDF文件
5.16.4脈沖限制注解
5.16.5SDF到Verilog延遲值映射
5.17Verilog HDL系統(tǒng)任務(wù)和函數(shù)
5.17.1顯示任務(wù)
5.17.2文件輸入輸出系統(tǒng)任務(wù)和函數(shù)
5.17.3時間標度系統(tǒng)任務(wù)
5.17.4仿真控制任務(wù)
5.17.5可編程邏輯陣列建模系統(tǒng)任務(wù)
5.17.6隨機分析任務(wù)
5.17.7仿真時間系統(tǒng)函數(shù)
5.17.8轉(zhuǎn)換函數(shù)
5.17.9概率分布函數(shù)
5.17.10命令行輸入
5.17.11數(shù)學函數(shù)
5.18Verilog HDL的VCD文件
5.18.1四態(tài)VCD文件的創(chuàng)建
5.18.2四態(tài)VCD文件的格式
5.18.3擴展VCD文件的創(chuàng)建
5.18.4擴展VCD文件的格式
5.19Verilog HDL編譯器指令
5.19.1'celldefine和'endcelldefine
5.19.2'default_nettype
5.19.3'define和'undef
5.19.4'ifdef、'else、'elsif、'endif、'ifndef
5.19.5'include
5.19.6'resetall
5.19.7'line
5.19.8'timescale
5.19.9'unconnected_drive和'nounconnected_drive
5.19.10'pragma
5.19.11'begin_keywords和'end_keyword
5.20Verilog HDL編程語言接口PLI
5.20.1Verilog HDL PLI發(fā)展過程
5.20.2Verilog HDL PLI提供的功能
5.20.3Verilog HDL PLI原理
5.20.4Verilog HDL VPI工作原理
第6章基本數(shù)字邏輯單元HDL描述
6.1組合邏輯電路的HDL描述
6.1.1邏輯門的HDL描述
6.1.2編碼器HDL描述
6.1.3譯碼器HDL描述
6.1.4數(shù)據(jù)選擇器HDL描述
6.1.5數(shù)字比較器HDL描述
6.1.6總線緩沖器HDL描述
6.2數(shù)據(jù)運算操作HDL描述
6.2.1加法操作HDL描述
6.2.2減法操作HDL描述
6.2.3乘法操作HDL描述
6.2.4除法操作HDL描述
6.2.5算術(shù)邏輯單元HDL描述
6.3時序邏輯電路HDL描述
6.3.1觸發(fā)器和鎖存器的HDL描述
6.3.2計數(shù)器HDL描述
6.3.3移位寄存器HDL描述
6.3.4脈沖寬度調(diào)制PWM HDL描述
6.4存儲器HDL描述
6.4.1ROM HDL描述
6.4.2RAM HDL描述
6.5有限自動狀態(tài)機HDL描述
6.5.1FSM設(shè)計原理
6.5.2FSM的分類及描述
第7章基于HDL數(shù)字系統(tǒng)實現(xiàn)
7.1設(shè)計所用外設(shè)的原理
7.1.1LED燈
7.1.2開關(guān)
7.1.3七段數(shù)碼管
7.1.4VGA顯示器
7.1.5通用異步接收發(fā)送器
7.2系統(tǒng)設(shè)計原理
7.3建立新的設(shè)計工程
7.4基于VHDL的系統(tǒng)設(shè)計實現(xiàn)
7.4.1設(shè)計分頻時鐘模塊2
7.4.2設(shè)計和仿真計數(shù)器模塊
7.4.3設(shè)計頂層模塊
7.4.4設(shè)計分頻時鐘模塊1
7.4.5設(shè)計七段數(shù)碼管模塊
7.4.6設(shè)計分頻時鐘模塊3
7.4.7設(shè)計通用異步收發(fā)器模塊
7.4.8設(shè)計分頻時鐘模塊4
7.4.9設(shè)計VGA控制器模塊
7.5基于Verilog HDL的系統(tǒng)設(shè)計實現(xiàn)
7.5.1設(shè)計分頻時鐘模塊2
7.5.2設(shè)計和仿真計數(shù)器模塊
7.5.3設(shè)計頂層模塊
7.5.4設(shè)計分頻時鐘模塊1
7.5.5設(shè)計七段數(shù)碼管模塊
7.5.6設(shè)計分頻時鐘模塊3
7.5.7設(shè)計通用異步收發(fā)器模塊
7.5.8設(shè)計分頻時鐘模塊4
7.5.9設(shè)計VGA控制器模塊
第8章數(shù)字系統(tǒng)高級設(shè)計技術(shù)
8.1HDL高級設(shè)計技巧
8.1.1邏輯復制和復用技術(shù)
8.1.2并行和流水線技術(shù)
8.1.3同步和異步單元處理技術(shù)
8.1.4邏輯處理技術(shù)
8.2IP核設(shè)計技術(shù)
8.2.1IP核分類
8.2.2IP核優(yōu)化
8.2.3IP核生成
8.3可編程邏輯器件調(diào)試
8.3.1多路復用技術(shù)的應(yīng)用
8.3.2虛擬邏輯分析工具
8.3.3ChipScope Pro調(diào)試工具概述
第9章基于IP核數(shù)字系統(tǒng)實現(xiàn)
9.1建立新的設(shè)計工程
9.2添加和配置時鐘IP核
9.3添加和配置計數(shù)器IP核
9.4生成頂層設(shè)計文件
9.5生成時鐘資源模塊例化模板
9.5.1生成VHDL時鐘資源例化模板
9.5.2生成Verilog HDL時鐘資源例化模板
9.6生成計數(shù)器模塊例化模板
9.6.1生成VHDL計數(shù)器例化模板
9.6.2生成Verilog HDL計數(shù)器例化模板
9.7創(chuàng)建HDL時鐘分頻模塊
9.8完成頂層設(shè)計文件
9.9添加頂層引腳約束文件
第10章數(shù)?；旌舷到y(tǒng)設(shè)計
10.1模數(shù)轉(zhuǎn)換器原理
10.1.1模數(shù)轉(zhuǎn)換器的參數(shù)
10.1.2模數(shù)轉(zhuǎn)換器的類型
10.2數(shù)模轉(zhuǎn)換器原理
10.2.1數(shù)模轉(zhuǎn)換器的參數(shù)
10.2.2數(shù)模轉(zhuǎn)換器的類型
10.3基于并行ADC的數(shù)字電壓表的設(shè)計
10.3.1數(shù)字電壓表的功能和結(jié)構(gòu)
10.3.2模塊設(shè)計
10.3.3設(shè)計實現(xiàn)
10.4基于串行ADC的數(shù)字電壓表的設(shè)計
10.4.1系統(tǒng)設(shè)計原理
10.4.2設(shè)計實現(xiàn)
10.5基于DAC的信號發(fā)生器的設(shè)計
10.5.1函數(shù)信號發(fā)生器設(shè)計原理
10.5.2設(shè)計實現(xiàn)
第11章軟核處理器PicoBlaze原理及應(yīng)用
11.1片上可編程系統(tǒng)概論
11.1.1片上MCU和專用MCU的比較
11.1.2片上MCU和片上邏輯的比較
11.2PicoBlaze處理器原理及結(jié)構(gòu)分析
11.2.1PicoBlaze處理器特點
11.2.2PicoBlaze處理器應(yīng)用框架
11.2.3PicoBlaze處理器內(nèi)部結(jié)構(gòu)
11.3PicoBlaze處理器指令集
11.3.1PicoBlaze指令集
11.3.2控制程序轉(zhuǎn)移指令
11.3.3中斷指令
11.3.4邏輯操作指令
11.3.5算術(shù)運算指令
11.3.6循環(huán)轉(zhuǎn)移指令
11.3.7輸入和輸出指令
11.4PicoBlaze處理器匯編程序
11.4.1KCPSM3匯編器原理及操作
11.4.2KCPSM3編程語法
11.4.3KCPSM3中斷處理
11.4.4KCPSM3中CALL/RETURN棧
11.4.5KCPSM3共享程序空間
11.4.6KCPSM3輸入/輸出端口設(shè)計
附錄Verilog HDL（IEEE 1364—2005）關(guān)鍵字列表
參考文獻