Verilog HDL數(shù)字系統(tǒng)設計入門與應用實例

第1章 第四十節(jié) 緒論
　1.1 第四十節(jié) EDA技術
　1.2 第四十節(jié) 數(shù)字系統(tǒng)的設計
　1.3 第四十節(jié) 思考與練習
　
第2章 第四十節(jié) 可編程邏輯器件
　2.1 第四十節(jié) 可編程邏輯器件概述
　2.2 第四十節(jié) CPLD的結構和工作原理
　2.3 第四十節(jié) FPGA的結構和工作原理
　2.4 第四十節(jié) 主流FPGA/CPLD產品
　2.5 第四十節(jié) FPGA/PLD的設計流程
　2.6 第四十節(jié) FPGA與CPLD的對比
　2.7 第四十節(jié) 思考與練習
　
第3章 第四十節(jié) QuartusI
　3.2 第四十節(jié) QuartusII9.1 管理器
　3.3 第四十節(jié) 設計輸入
　3.4 第四十節(jié) 設計處理
　3.5 第四十節(jié) 層次設計
　3.6 第四十節(jié) 基于宏功能模塊的設計
　3.7 第四十節(jié) 思考與練習
　
第4章 第四十節(jié) ModelSim6.5 仿真軟件
　4.1 第四十節(jié) 概述
　4.2 第四十節(jié) ModelSim6.5 使用舉例
　4.3 第四十節(jié) 思考與練習
　
第5章 第四十節(jié) Verilog硬件描述語言
　5.1 第四十節(jié) VerilogHDL概述
　5.2 第四十節(jié) VerilogHDL的模塊結構
　5.3 第四十節(jié) VerilogHDL的基本語法
　5.4 第四十節(jié) VerilogHDL的基本語句
　5.5 第四十節(jié) VerilogHDL的描述風格
　5.6 第四十節(jié) 數(shù)字電路的仿真
　5.7 第四十節(jié) 綜合實例
　5.8 第四十節(jié) 思考與練習
　
第6章 第四十節(jié) 組合邏輯電路設計
　6.1 第四十節(jié) 編碼器和譯碼器
　6.2 第四十節(jié) 數(shù)據(jù)選擇器
　6.3 第四十節(jié) 加法器
　6.4 第四十節(jié) 乘法器
　6.5 第四十節(jié) 其他組合邏輯電路
　6.6 第四十節(jié) 綜合實例
　6.7 第四十節(jié) 思考與練習
　
第7章 第四十節(jié) 時序邏輯電路設計
　7.1 第四十節(jié) 觸發(fā)器
　7.2 第四十節(jié) 鎖存器和寄存器
　7.3 第四十節(jié) 移位寄存器
　7.4 第四十節(jié) 分頻器
　7.5 第四十節(jié) 計數(shù)器
　7.6 第四十節(jié) 其他時序邏輯電路
　7.7 第四十節(jié) 綜合實例
　7.8 第四十節(jié) 思考與練習
　
第8章 第四十節(jié) 有限狀態(tài)機的設計
　8.1 第四十節(jié) 有限狀態(tài)機概述
　8.2 第四十節(jié) 有限狀態(tài)機的設計要點
　8.3 第四十節(jié) 有限狀態(tài)機設計實例
　8.4 第四十節(jié) 思考與練習
　
第9章 第四十節(jié) 數(shù)字系統(tǒng)設計實例
　9.1 第四十節(jié) 數(shù)字跑表的設計
　9.2 第四十節(jié) 交通燈控制器的設計
　9.3 第四十節(jié) 自動售貨機的設計
　9.4 第四十節(jié) ADC0809采樣控制模塊的設計
　9.5 第四十節(jié) 可控脈沖發(fā)生器的設計
　9.6 第四十節(jié) 思考與練習
　
第10章 第四十節(jié) 基于FPGA的數(shù)字系統(tǒng)設計實例
　10.1 第四十節(jié) 基于FPGA的多功能數(shù)字鐘的設計
　10.2 第四十節(jié) 基于FPGA的信號發(fā)生器的設計
　10.3 第四十節(jié) 基于FPGA的密碼鎖的設計
　10.4 第四十節(jié) 思考與練習
附錄A第四十節(jié) VerilogHDL關鍵字（IEEEStd1364-1995）
附錄B第四十節(jié) VerilogHDL關鍵字（IEEEStd1364-2001）
附錄C第四十節(jié) Verilog-2001語法結構
附錄D第四十節(jié) Verilog-2002語法結構
參考文獻