Verilog HDL數(shù)字系統(tǒng)設(shè)計入門與應(yīng)用實例

定　價：￥49.00

作　者：	王秀琴，夏洪洋，張鵬南編著
出版社：	電子工業(yè)出版社
叢編項：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121165887	出版時間：	2012-04-01	包裝：	平裝
開本：	16開	頁數(shù)：	323	字?jǐn)?shù)：

內(nèi)容簡介

　　《卓越工程師培養(yǎng)計劃：Verilog HDL數(shù)字系統(tǒng)設(shè)計入門與應(yīng)用實例》系統(tǒng)介紹了硬件描述語言VerilogHDL及數(shù)字系統(tǒng)設(shè)計的相關(guān)知識，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、硬件描述語言VerilogHDL基礎(chǔ)知識及設(shè)計實例、基于CPLD/FPGA數(shù)字系統(tǒng)設(shè)計實例?！蹲吭焦こ處熍囵B(yǎng)計劃：VerilogHDL數(shù)字系統(tǒng)設(shè)計入門與應(yīng)用實例》以應(yīng)用為主、突出實踐性，書中的實例內(nèi)容翔實、新穎，結(jié)構(gòu)嚴(yán)謹(jǐn)、由淺入深、化難為易、敘述清晰、通俗易懂。？

作者簡介

暫缺《Verilog HDL數(shù)字系統(tǒng)設(shè)計入門與應(yīng)用實例》作者簡介

圖書目錄

第1章第四十節(jié) 緒論
　1.1 第四十節(jié) EDA技術(shù)
　1.2 第四十節(jié) 數(shù)字系統(tǒng)的設(shè)計
　1.3 第四十節(jié) 思考與練習(xí)
　
第2章第四十節(jié) 可編程邏輯器件
　2.1 第四十節(jié) 可編程邏輯器件概述
　2.2 第四十節(jié) CPLD的結(jié)構(gòu)和工作原理
　2.3 第四十節(jié) FPGA的結(jié)構(gòu)和工作原理
　2.4 第四十節(jié) 主流FPGA/CPLD產(chǎn)品
　2.5 第四十節(jié) FPGA/PLD的設(shè)計流程
　2.6 第四十節(jié) FPGA與CPLD的對比
　2.7 第四十節(jié) 思考與練習(xí)
　
第3章第四十節(jié) QuartusI
　3.2 第四十節(jié) QuartusII9.1 管理器
　3.3 第四十節(jié) 設(shè)計輸入
　3.4 第四十節(jié) 設(shè)計處理
　3.5 第四十節(jié) 層次設(shè)計
　3.6 第四十節(jié) 基于宏功能模塊的設(shè)計
　3.7 第四十節(jié) 思考與練習(xí)
　
第4章第四十節(jié) ModelSim6.5 仿真軟件
　4.1 第四十節(jié) 概述
　4.2 第四十節(jié) ModelSim6.5 使用舉例
　4.3 第四十節(jié) 思考與練習(xí)
　
第5章第四十節(jié) Verilog硬件描述語言
　5.1 第四十節(jié) VerilogHDL概述
　5.2 第四十節(jié) VerilogHDL的模塊結(jié)構(gòu)
　5.3 第四十節(jié) VerilogHDL的基本語法
　5.4 第四十節(jié) VerilogHDL的基本語句
　5.5 第四十節(jié) VerilogHDL的描述風(fēng)格
　5.6 第四十節(jié) 數(shù)字電路的仿真
　5.7 第四十節(jié) 綜合實例
　5.8 第四十節(jié) 思考與練習(xí)
　
第6章第四十節(jié) 組合邏輯電路設(shè)計
　6.1 第四十節(jié) 編碼器和譯碼器
　6.2 第四十節(jié) 數(shù)據(jù)選擇器
　6.3 第四十節(jié) 加法器
　6.4 第四十節(jié) 乘法器
　6.5 第四十節(jié) 其他組合邏輯電路
　6.6 第四十節(jié) 綜合實例
　6.7 第四十節(jié) 思考與練習(xí)
　
第7章第四十節(jié) 時序邏輯電路設(shè)計
　7.1 第四十節(jié) 觸發(fā)器
　7.2 第四十節(jié) 鎖存器和寄存器
　7.3 第四十節(jié) 移位寄存器
　7.4 第四十節(jié) 分頻器
　7.5 第四十節(jié) 計數(shù)器
　7.6 第四十節(jié) 其他時序邏輯電路
　7.7 第四十節(jié) 綜合實例
　7.8 第四十節(jié) 思考與練習(xí)
　
第8章第四十節(jié) 有限狀態(tài)機的設(shè)計
　8.1 第四十節(jié) 有限狀態(tài)機概述
　8.2 第四十節(jié) 有限狀態(tài)機的設(shè)計要點
　8.3 第四十節(jié) 有限狀態(tài)機設(shè)計實例
　8.4 第四十節(jié) 思考與練習(xí)
　
第9章第四十節(jié) 數(shù)字系統(tǒng)設(shè)計實例
　9.1 第四十節(jié) 數(shù)字跑表的設(shè)計
　9.2 第四十節(jié) 交通燈控制器的設(shè)計
　9.3 第四十節(jié) 自動售貨機的設(shè)計
　9.4 第四十節(jié) ADC0809采樣控制模塊的設(shè)計
　9.5 第四十節(jié) 可控脈沖發(fā)生器的設(shè)計
　9.6 第四十節(jié) 思考與練習(xí)
　
第10章第四十節(jié) 基于FPGA的數(shù)字系統(tǒng)設(shè)計實例
　10.1 第四十節(jié) 基于FPGA的多功能數(shù)字鐘的設(shè)計
　10.2 第四十節(jié) 基于FPGA的信號發(fā)生器的設(shè)計
　10.3 第四十節(jié) 基于FPGA的密碼鎖的設(shè)計
　10.4 第四十節(jié) 思考與練習(xí)
附錄A第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-1995）
附錄B第四十節(jié) VerilogHDL關(guān)鍵字（IEEEStd1364-2001）
附錄C第四十節(jié) Verilog-2001語法結(jié)構(gòu)
附錄D第四十節(jié) Verilog-2002語法結(jié)構(gòu)
參考文獻(xiàn)