數(shù)字系統(tǒng)設(shè)計與VHDL

第1章　EDA技術(shù)概述
1.1　EDA技術(shù)及其發(fā)展
1.2　Top-down設(shè)計與IP核復(fù)用
1.2.1　Top-down設(shè)計
1.2.2　Bottom.up設(shè)計
1.2.3　IP復(fù)用技術(shù)與SoC
1.3　數(shù)字設(shè)計的流程
1.3.1　設(shè)計輸入
1.3.2　綜合
1.3.3　布局布線
1.3.4　仿真
1.3.5　編程配置
1.4　常用的EDA軟件工具
1.5　EDA技術(shù)的發(fā)展趨勢
習(xí)題1
第2章　FPGNCPLD器件
2.1　PLD器件概述
2.1.1　PLD器件的發(fā)展歷程
2.1.2　PLD器件的分類
2.2　PLD的基本原理與結(jié)構(gòu)
2.2.1　PLD器件的基本結(jié)構(gòu)
2.2.2　PLD電路的表示方法
2.3　低密度PLD的原理與結(jié)構(gòu)
2.4　CPLD的原理與結(jié)構(gòu)
2.4.1　宏單元結(jié)構(gòu)
2.4.2　典型CPLD的結(jié)構(gòu)
2.5　FPGA的原理與結(jié)構(gòu)
2.5.1　查找表結(jié)構(gòu)
2.5.2　典型FPGA的結(jié)構(gòu)
2.6　FPGAJCPLD的編程元件
2.7　邊界掃描測試技術(shù)
2.8　FPGA／CPLD的編程與配置
2.8.1　在系統(tǒng)可編程
2.8.2　CPLD器件的編程
2.8.3　FPGA器件的配置
2.9　FPGA／CPLD器件概述
2.10　FPGA／CPID的發(fā)展趨勢
習(xí)題2
第3章　QoartusII集成開發(fā)工具
3.1　QuartusII原理圖設(shè)計
3.1.1　半加器原理圖設(shè)計輸入
3.1.2　編譯與仿真
3.1.3　1位全加器編譯與仿真
3.2　QuartusII的優(yōu)化設(shè)置
3.2.1　分析與綜合設(shè)置
3.2.2　優(yōu)化布局布線
3.2.3　設(shè)計可靠性檢查
3.3　QuartusII的時序分析
3.3.1　時序設(shè)置與分析
3.3.2　時序逼近
3.4　基于宏功能模塊的設(shè)計
3.4.1　乘法器模塊
3.4.2　除法器模塊
3.4.3　計數(shù)器模塊
3.4.4　常數(shù)模塊
3.4.5　鎖相環(huán)模塊
3.4.6　存儲器模塊
3.4.7　其他模塊
習(xí)題3
第4章　VHDL設(shè)計初步
4.1　VHDL簡介
4.2　VHDL組合電路設(shè)計
4.2.1　用VHDL設(shè)計基本組合電路
4.2.2　用VHDL設(shè)計加法器
4.3　VHDL時序電路設(shè)計
4.3.1　用VHDL設(shè)計D觸發(fā)器
4.3.2　用VHDL設(shè)計計數(shù)器
4.4　Synplify Pro綜合器
4.5　Synplify綜合器
習(xí)題4
第5章　VHDL結(jié)構(gòu)與要素
5.1　實體
5.1.1　類屬參數(shù)說明
5.1.2　端口說明
5.2　結(jié)構(gòu)體
5.3　VHDL庫和程序包
5.3.1　庫
5.3.2　程序包
5.4　配置
5.5　子程序
5.5.1　過程(PROCEDURE)
5.5.2　函數(shù)(FUNCTION)
5.6　VHDL文字規(guī)則
5.6.1　標(biāo)識符
5.6.2　數(shù)字
5.6.3　字符串
5.1　數(shù)據(jù)對象
5.7.1　常量
5.7.2　變量
5.7.3　信號
5.7.4　文件
5.8　VHDL數(shù)據(jù)類型
5.8.1　預(yù)定義數(shù)據(jù)類型
5.8.2　用戶自定義數(shù)據(jù)類型
5.8.3　數(shù)據(jù)類型的轉(zhuǎn)換
5.9　VHDL運算符
5.9.1　邏輯運算符
5.9.2　關(guān)系運算符
5.9.3　算術(shù)運算符
5.9.4　并置運算符
5.9.5　運算符重載
習(xí)題5
第6章　VHDL基本語句
6.1　順序語句
6.1.1　賦值語句
6.1.2　IF語句
6.1.3　CASE語句
6.1.4　LOOP語句
6.1.5　NEXL與EXHL語句
6.1.6　WAIT語句
6.1.7　子程序調(diào)用語句
6.1.8　斷言語句
6.1.9　REPORT語句
6.1.1　0NULL語句
6.2　并行語句
6.2.1　并行信號賦值語句
6.2.2　進(jìn)程語句
6.2.3　塊語句
6.2.4　元件例化語句
6.2.5　生成語句
6.2.6　并行過程調(diào)用語句
6.3　屬性說明與定義語句
6.3.1　數(shù)據(jù)類型屬性
6.3.2　數(shù)組屬性
6.3.3　信號屬性
習(xí)題6
第7章　VHDL設(shè)計進(jìn)階
7.1　行為描述
7.2　數(shù)據(jù)流描述
7.3　結(jié)構(gòu)描述
7.3.1　用結(jié)構(gòu)描述設(shè)計1位全加器
7.3.2　用結(jié)構(gòu)描述設(shè)計4位加法器
7.3.3　用結(jié)構(gòu)描述設(shè)計8位加法器
7.4　三態(tài)邏輯設(shè)計
7.5　RAM存儲器設(shè)計
7.6　分頻器設(shè)計
7.6.1　占空比為50％的奇數(shù)分頻
7.6.2　半整數(shù)分頻
7.6.3　數(shù)控分頻器
7.7　數(shù)字跑表
7.8　音樂演奏電路
7.8.1　音樂演奏實現(xiàn)的方法
7.8.2　實現(xiàn)與下載
習(xí)題7
第8章　有限狀態(tài)機(jī)設(shè)計
8.1　有限狀態(tài)機(jī)
8.1.1　有限狀態(tài)機(jī)的描述
8.1.2　枚舉數(shù)據(jù)類型
8.2　有限狀態(tài)機(jī)的描述方式
8.2.1　三進(jìn)程表述方式
8.2.2　雙進(jìn)程表述方式
8.2.3　單進(jìn)程表述方式
8.3　狀態(tài)編碼
……
第9章　VHDL數(shù)字設(shè)計與優(yōu)化
第10章　VHDL數(shù)字電路的仿真
第11章　DSP Builder設(shè)計初步
第12章　VHDL通信與接口設(shè)計實例
附錄A　VHDL關(guān)鍵字
附錄B　VHDL程序包
附錄C　DE2-系統(tǒng)介紹
附錄D　DE2系統(tǒng)介紹
附錄E　有關(guān)術(shù)語與縮略語
參考文獻(xiàn)