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內(nèi)容簡(jiǎn)介

　　FPGA/CPLD以其強(qiáng)大的功能，開(kāi)發(fā)過(guò)程短，投資少，可反復(fù)修改，保密性好，開(kāi)發(fā)工具智能化等特點(diǎn)，成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。Xilinx ISE是由頂級(jí)FPGA供應(yīng)商Xilinx提供的高級(jí)FPGA/CPLD設(shè)計(jì)環(huán)境，為所有Xilinx的FPGA與CPLD提供支持。本書(shū)旨在向讀者介紹ISE強(qiáng)大的開(kāi)發(fā)功能，通過(guò)實(shí)例來(lái)強(qiáng)化讀者的理解和使用。本書(shū)立足工程實(shí)踐，循序漸進(jìn)地介紹了Xilinx ISE開(kāi)發(fā)的基本過(guò)程和方法，內(nèi)容翔實(shí)、系統(tǒng)、全面，并通過(guò)大量的工程實(shí)例說(shuō)明軟件的功能和應(yīng)用方法。本書(shū)圖文并茂，講解深入淺出，通俗易懂。本書(shū)適合從事FPGA/CPLD設(shè)計(jì)開(kāi)發(fā)的技術(shù)人員閱讀，也可作為高等學(xué)校相關(guān)專(zhuān)業(yè)的教學(xué)用書(shū)。

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暫缺《基于Xilinx ISE 的FPAG/CPLD設(shè)計(jì)與應(yīng)用》作者簡(jiǎn)介

圖書(shū)目錄

第1章聚焦Xilinx ISE
1.1 Xilinx公司及其產(chǎn)品介紹
1.1.1 Xilinx公司簡(jiǎn)介
1.1.2 幾種CPLD系列芯片的特點(diǎn)
1.1.3 CoolRunnei系列的高級(jí)特性
1.1.4 主流FPGA產(chǎn)品
1.2 FPGA/CPLD基本結(jié)構(gòu)與實(shí)現(xiàn)原理
1.2.1 FPGA基本結(jié)構(gòu)與實(shí)現(xiàn)原理
1.2.2 CPLD基本結(jié)構(gòu)與實(shí)現(xiàn)原理
1.2.3 FPGA/CPLD性能特點(diǎn)差異
1.3 系統(tǒng)設(shè)計(jì)語(yǔ)言——VHDL基本概念與程序結(jié)構(gòu)
1.3.1 概述
1.3.2 VHDL程序基本結(jié)構(gòu)
1.4 HDL編碼風(fēng)格及規(guī)則
1.4.1 編碼風(fēng)格
1.4.2 HDL編碼指導(dǎo)
1.5 ISE基本操作
1.5.1 ISE的獲取
1.5.2 ISE的實(shí)現(xiàn)功能
1.5.3 ISE軟件運(yùn)行硬件環(huán)境及安裝
1.5.4 ISE運(yùn)行及主界面簡(jiǎn)介
1.6 本章小結(jié)
1.7 思考與練習(xí)
第2章基于VHDL語(yǔ)言的設(shè)計(jì)輸入
2.1 新建工程
2.2 手動(dòng)新建源代碼
2.3 利用語(yǔ)言模板創(chuàng)建源代碼
2.4 本章小結(jié)
2.5 思考與練習(xí)
第3章設(shè)計(jì)仿真
3.1 仿真基本概念
3.1.1 仿真類(lèi)型
3.1.2 仿真的步驟
3.2 創(chuàng)建測(cè)試基準(zhǔn)波形文件
3.3 使用Modelsim進(jìn)行仿真
3.3.1 ModelSim仿真窗口綜述
3.3.2 在ISE集成環(huán)境中進(jìn)行功能仿真
3.3.3 利用ModelSim進(jìn)行時(shí)序仿真
3.4 本章小結(jié)
3.5 思考與練習(xí)
第4章基于原理圖與狀態(tài)機(jī)的輸入
4.1 原理圖設(shè)計(jì)概述
4.1.1 頂層原理圖設(shè)計(jì)方法
4.1.2 底層原理圖設(shè)計(jì)方式
4.2 利用原理圖的設(shè)計(jì)方法
4.2.1 自頂向下的原理圖設(shè)計(jì)方法
4.2.2 自底向上的原理圖設(shè)計(jì)方法
4.3 實(shí)例化計(jì)數(shù)器
4.3.1 例化VHDL模塊
4.3.2 進(jìn)行原理圖連線(xiàn)
4.3.3 給連線(xiàn)添加網(wǎng)絡(luò)名
4.3.4 給總線(xiàn)添加網(wǎng)絡(luò)名
4.3.5 添加I/O引腳標(biāo)記
4.4 狀態(tài)機(jī)輸入工具——StateCAD
4.4.1 StateCAD簡(jiǎn)介
4.4.2 StateCAD用戶(hù)界面
4.4.3 使用StateCAD設(shè)計(jì)狀態(tài)機(jī)
4.5 本章小結(jié)
4.6 思考與練習(xí)
第5章綜合與設(shè)計(jì)實(shí)現(xiàn)
5.1 XST概述
5.1.1 XST屬性描述及設(shè)置方法
5.1.2 XST操作流程
5.2 設(shè)計(jì)實(shí)現(xiàn)
5.2.1 CPLD的設(shè)計(jì)實(shí)現(xiàn)
5.2.2 FPGA的設(shè)計(jì)實(shí)現(xiàn)
5.3 約束
5.3.1 創(chuàng)建UCF文件
5.3.2 UCF文件的語(yǔ)法說(shuō)明
5.3.3 引腳和區(qū)域約束語(yǔ)法
5.3.4 PACE
5.4 IP Core簡(jiǎn)介
5.4.1 Xilinx IP Core基本操作
5.4.2 DDS模塊IP Core的調(diào)用實(shí)例
5.5 本章小結(jié)
5.6 思考與練習(xí)
第6章功耗分析與FPGA/CPLD配置
6.1 功耗評(píng)估工具——XPower
6.1.1 概述
6.1.2 XPower操作界面
6.1.3 功耗分析
6.2 基于ISE的硬件編程
6.2.1 iMPACT的用戶(hù)界面
6.2.2 利用iMPACT進(jìn)行程序下載
6.3 本章小結(jié)
6.4 思考與練習(xí)
第7章應(yīng)用實(shí)例
7.1 VHDL數(shù)字邏輯電路設(shè)計(jì)試驗(yàn)
7.2 實(shí)例一：?？勺?6位加法計(jì)數(shù)器
7.3 實(shí)例二：多倍次分頻器
7.4 實(shí)例三：奇偶校驗(yàn)
7.5 實(shí)例四：數(shù)字頻率計(jì)VHDL程序與仿真
7.6 實(shí)例五：UART VHDL程序與仿真
7.7 實(shí)例六：電子時(shí)鐘VHDL程序與仿真
7.8 本章小結(jié)
7.9 思考與練習(xí)
參考文獻(xiàn)