FPGA設(shè)計(jì)基礎(chǔ)

第1章 概述
　1.1 關(guān)于EDA技術(shù)
　　1.1.1 EDA技術(shù)
　　1.1.2 EDA設(shè)計(jì)流程
　　1.1.3 硬件描述語言VHDL
　1.2 可編程邏輯器件與FPGA
　　1.2.1 PLD的工作原理
　　1.2.2 PLD的編程工藝
　　1.2.3 PLD的開發(fā)軟件
第2章 QuartusⅡ設(shè)計(jì)向?qū)?br />　2.1 QuaftusⅡ6.0軟件的安裝
　　2.1.1 對(duì)PC機(jī)系統(tǒng)的配置要求
　　2.1.2 QuartusⅡ6.0軟件的安裝
　　2.1.3 QuartusⅡ6.0軟件的授權(quán)
　2.2 文本輸入設(shè)計(jì)
　　2.2.1 設(shè)計(jì)輸入
　　2.2.2 創(chuàng)建工程
　　2.2.3 綜合分析
　　2.2.4 仿真分析
　　2.2.5 生成RTL電路
　　2.2.6 鎖定引腳
　　2.2.7 編程下載
　　2.2.8 使用嵌入式邏輯分析儀
　2.3 圖形輸入設(shè)計(jì)
　　2.3.1 基本設(shè)計(jì)流程
　　2.3.2 層次化設(shè)計(jì)
第3章 VHDL設(shè)計(jì)初步
　3.1 VHDL程序結(jié)構(gòu)
　3.2 VHDL語言要素及規(guī)則
　　3.2.1 數(shù)據(jù)對(duì)象
　　3.2.2 數(shù)據(jù)類型
　　3.2.3 基本運(yùn)算符
　　3.2.4 屬性
　3.3 VHDL基本并行語句
　　3.3.1 信號(hào)賦值語句
　　3.3.2 進(jìn)程語句
　　3.3.3 元件例化語句
　　3.3.4 子程序調(diào)用語句
　　3.3.5 塊語句
　3.4 VHDL基本順序語句
　　3.4.1 賦值語句
　　3.4.2 條件語句
　　3.4.3 CASE語句
　　3.4.4 循環(huán)語句
　3.5 組合電路設(shè)計(jì)范例
　　3.5.1 譯碼器
　　3.5.2 編碼器與編碼轉(zhuǎn)換器
　　3.5.3 多路選擇器
　　3.5.4 運(yùn)算器
　3.6 時(shí)序設(shè)計(jì)范例
　　3.6.1 觸發(fā)器
　　3.6.2 鎖存器
　　3.6.3 移位寄存器
　　3.6.4 計(jì)數(shù)器
　　3.6.5 分頻器
第4章 FPGA設(shè)計(jì)的常用方法
　4.1 有限狀態(tài)機(jī)設(shè)計(jì)
　　4.1.1 使用狀態(tài)機(jī)的優(yōu)勢
　　4.1.2 Moore型有限狀態(tài)機(jī)設(shè)計(jì)
　　4.1.3 Mealy型有限狀態(tài)機(jī)設(shè)計(jì)
　4.2 實(shí)施多位顯示器動(dòng)態(tài)掃描
　　4.2.1 掃描顯示器的必要性
　　4.2.2 掃描顯示器電路設(shè)計(jì)
　4.3 調(diào)用LPM元件
　　4.3.1 調(diào)用LPM-ROM元件
　　4.3.2 調(diào)用LPM—RAM元件
　　4.3.3 調(diào)用LPM—FIF0元件
　　4.3.4 調(diào)用嵌入式鎖相環(huán)
　4.4 使用IP核
　　4.4.1 關(guān)于IP核
　　4.4.2 安裝MegaCore
　　4.4.3 IP核應(yīng)用范例
　4.5 消除“毛刺”的常用措施
　　4.5.1 出現(xiàn)“毛刺”的主要原因
　　4.5.2 消除“毛刺”的常用措施
　4.6 防止按鍵抖動(dòng)的設(shè)計(jì)方案
　　4.6.1 按鍵及其抖動(dòng)
　　4.6.2 防抖動(dòng)電路的設(shè)計(jì)方案
第5章 SOPC設(shè)計(jì)入門
　5.1 關(guān)于SOPC技術(shù)
　5.2 SOPC設(shè)計(jì)軟件的安裝
　　5.2.1 安裝NiosⅡEDS 6.0
　　5.2.2 安裝MATLAB 7.0
　　5.2.3 安裝DSP Builder v6.0
　5.3 NiosⅡ系統(tǒng)設(shè)計(jì)入門
　　5.3.1 Nois Ⅱ軟核處理器設(shè)計(jì)
　　5.3.2 NiosⅡ應(yīng)用程序開發(fā)
　5.4 DSP系統(tǒng)設(shè)計(jì)入門
　　5.4.1 DSP Builder模型設(shè)計(jì)
　　5.4.2 Simulink模型仿真
　　5.4.3 SignalCompiler設(shè)計(jì)文件轉(zhuǎn)換及綜合
　　5.4.4 QuartusⅡ仿真、適配、下載
第6章 FPGA設(shè)計(jì)實(shí)踐
　6.1 設(shè)計(jì)范例
　　6.1.1 系統(tǒng)設(shè)計(jì)基本流程
　　6.1.2 頻率計(jì)設(shè)計(jì)
　　6.1.3 交通燈控制系統(tǒng)設(shè)計(jì)
　6.2 設(shè)計(jì)選題
　　6.2.1 數(shù)字跑表
　　6.2.2 多功能電子表
　　6.2.3 數(shù)字密碼鎖
　　6.2.4 出租車計(jì)費(fèi)器
　　6.2.5 交通燈控制器
　　6.2.6 自適應(yīng)頻率計(jì)
　　6.2.7 數(shù)字式頻率合成器
　　6.2.8 多功能信號(hào)發(fā)生器
　　6.2.9 電梯控制器
　　6.2.10 數(shù)字式競賽搶答器
　　6.2.11 乒乓球比賽游戲機(jī)
　　6.2.12 彩燈控制器
　　6.2.13 簡易樂曲發(fā)生器
　　6.2.1 4簡易存儲(chǔ)示波器
附錄 GW48系列SOPO／EDA開發(fā)系統(tǒng)使用說明
　附錄1 開發(fā)系統(tǒng)使用介紹
　附錄2 電路模式使用說明
　附錄3 開發(fā)系統(tǒng)信號(hào)名與目標(biāo)芯片引腳號(hào)對(duì)照表
參考文獻(xiàn)