Verilog HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例

前言
第1章 Verilog HDL的基礎(chǔ)知識
1.1 概述
1.1.1 Verilog HDL的發(fā)展歷史
1.1.2 Verilog HDL的主要功能
1.1.3 Verilog HDL與VHDL的比較
1.2 Verilog HDL的基本語言要素
1.2.1 標(biāo)識符
1.2.2 程序注釋
1.2.3 書寫格式
1.2.4 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
1.2.5 編譯器偽指令
1.3 Verilog HDL的數(shù)據(jù)類型
1.3.1 線網(wǎng)類型
1.3.2 未說明的線網(wǎng)
1.3.3 向量和標(biāo)量線網(wǎng)
1.3.4 寄存器類型
1.4 Verilog HDL的表達(dá)式
1.4.1 操作數(shù)
1.4.2 操作符
1.5 Verilog HDL的基本結(jié)構(gòu)
1.5.1 模塊
1.5.2 寸延
1.5.3 數(shù)據(jù)流描述方式
1.5.4 行為描述方式
1.5.5 結(jié)構(gòu)化描述方式
1.5.6 混合設(shè)計(jì)描述方式
第2章 基本邏輯電路設(shè)計(jì)實(shí)例
2.1 基本組合邏輯電路設(shè)計(jì)
2.1.1 基本門電路
2.1.2 譯碼器
2.1.3 編碼器
2.1.4 三態(tài)緩沖器
2.1.5 多路復(fù)用器
2.1.6 比較器
2.1.7 加法器與減法器
2.1.8 乘法器
2.2 基本時序邏輯電路設(shè)計(jì)
2.2.1 觸發(fā)器
2.2.2 分頻器
2.2.3 移位寄存器
2.2.4 序列信號發(fā)生器
2.3 存儲器設(shè)計(jì)
2.3.1 ROM
2.3.2 SRAM
2.3.3 FIFO
第3章 基于Verilog HDL的數(shù)字控制系統(tǒng)設(shè)計(jì)
3.1 需求分析
3.2 總體設(shè)計(jì)
3.2.1 系統(tǒng)任務(wù)分析
3.2.2 設(shè)計(jì)方案描述
3.2.3 總體框圖設(shè)計(jì)
3.3 器件選擇
3.3.1 可編程邏輯器件的選擇
3.3.2 外圍器件的選擇
3.4 邏輯算法及程序?qū)崿F(xiàn)
3.4.1 邏輯算法設(shè)計(jì)
3.4.2 硬件描述語言程序設(shè)計(jì)
3.4.3 功能仿真
3.4.4 時序仿真
3.5 邏輯的物理實(shí)現(xiàn)
3.6 系統(tǒng)整體調(diào)試
第4章 數(shù)字頻率計(jì)
4.1 數(shù)字頻率計(jì)功能描述
4.2 數(shù)字頻率計(jì)系統(tǒng)框圖
4.3 數(shù)字頻率計(jì)的Verilog HDL程序設(shè)計(jì)
4.3.1 計(jì)數(shù)模塊counter
4.3.2 門控模塊gate_control
4.3.3 分頻模塊fdiv
4.3.4 寄存器模塊nip latch
4.3.5 多路選擇模塊data mux
4.3.6 動態(tài)位選模塊dispselect
4.3.7 BCD譯碼模塊dispdecodei
4.3.8 頂層電路Top
4.4 小結(jié)
第5章 交通燈控制系統(tǒng)
5.1 交通燈控制系統(tǒng)功能描述及系統(tǒng)框圖
5.1.1 系統(tǒng)功能描述
5.1.2 交通燈控制系統(tǒng)框圖
5.2 交通燈控制系統(tǒng)的Verilog HDL程序設(shè)計(jì)
5.2.1 主控制模塊control
5.2.2 55秒倒計(jì)時模塊counter55
5.2.3 5秒倒計(jì)時模塊counter05.
5.2.4 倒計(jì)時時間選擇驅(qū)動模塊scan
5.2.5 倒計(jì)時時間選擇模塊counte elect
5.2.6 1kHz時鐘信號模塊fdivlkHz
5.2.7 lHz計(jì)數(shù)時鐘信號模塊fdivlhz
5.2.8 倒計(jì)時時間數(shù)據(jù)多路選擇模塊datamux
5.2.9 動態(tài)顯示驅(qū)動模塊dispselect
5.2.10 顯示數(shù)據(jù)多路選擇模塊dispmux
5.2.11 顯示數(shù)據(jù)譯碼模塊dispdecodet'
5.2.12 頂層電路Top
5.3 小結(jié)
第6章 多功能數(shù)字鐘
6.1 多功能數(shù)字鐘功能描述及系統(tǒng)框圖
6.1.1 多功能數(shù)字鐘功能描述
6.1.2 多功能數(shù)字鐘系統(tǒng)框圖
6.2 多功能數(shù)字鐘的Verilog HDL程序設(shè)計(jì)
6.2.1 主控制模塊：maincontt'ol
6.2.2 時間及其設(shè)置模塊time auto and set
6.2.3 時間顯示動態(tài)位選模塊time-disp-select
6.2.4. 顯示模塊disp data mLIx
6.2.5 秒表模塊stopwatch
6.2.6 日期顯示與設(shè)置模塊date
6.2.7 鬧鐘模塊alatTnclock
6.2.8 分頻模塊fdiv
6.2.9 頂層電路Top
6.3 小結(jié)
第7章 步進(jìn)電機(jī)位置系統(tǒng)
7.1 步進(jìn)電機(jī)位置系統(tǒng)功能描述及系統(tǒng)框圖
7.1.1 步進(jìn)電機(jī)位置系統(tǒng)功能描述
7.1.2 步進(jìn)電機(jī)位置系統(tǒng)框圖
7.2 步進(jìn)電機(jī)位置系統(tǒng)的Verilog HDL程序設(shè)計(jì)
7.2.1 分頻模塊fdiv
7.2.2 16位計(jì)數(shù)器模塊counter 16 bits
7.2.3 16種脈沖產(chǎn)生模塊pulse 16
7.2.4. 每秒輸出脈沖數(shù)寄存器模塊second pulse latch
7.2.5 脈沖疊加模塊pulse sum
7.2.6 總脈沖輸出控制模塊sum COlatrol
7.2.7 頂層電路TOD
7.3 小結(jié)
第8章 直流電動機(jī)控制系統(tǒng)
8.1 直流電動機(jī)控制系統(tǒng)功能描述
8.2 直流電動機(jī)控制系統(tǒng)框圖
8.3 直流電動機(jī)控制系統(tǒng)的Vet5log HDL程序設(shè)計(jì)
8.3.1 電流采樣控制模塊CurTent adc ctrl
8.3.2 電流調(diào)節(jié)模塊Current Adiust
8.3.3 速度檢測模塊Rate Measure
8.3.4 速度調(diào)節(jié)模塊Rate Adiust
8.3.5 位置采樣控制模塊Position adc ctrl
8.3.6 位置調(diào)節(jié)模塊Position Adjust
8.3.7 主控制模塊Main Ctrl
8.3.8 頂層電路Top
8.4 小結(jié)
第9章 實(shí)用電梯控制器
9.1 實(shí)用電梯控制器功能描述
9.2 實(shí)用電梯控制器系統(tǒng)框圖
9.2.1 主控制器
9.2.2 從控制器
9.3 實(shí)用電梯控制器的Verilog HDL程序設(shè)計(jì)
9.3.1 主控制器Master Control
9.3.2 從控制器Slave Control
9.4 小結(jié)
第10章 CCD芯片TCDl32D的驅(qū)動控制
10.1 CCD技術(shù)簡介及CCD器件的選用
10.1.1 CCD技術(shù)及其應(yīng)用
10.1.2 CCD器件的選用
10.2 典型CCD集成芯片TCDl32D簡介
10.3 CCD芯片TCDl32D的驅(qū)動控制設(shè)計(jì)
10.3.1 各種脈沖信號的產(chǎn)生方式
10.3.2 CCD芯片TCDl32D的驅(qū)動控制的Verilog.HDL程序
10.4 CCD芯片TCDl32D的輸出信號的噪聲處理
10.4.1 噪聲及其統(tǒng)計(jì)特性
10.4.2 噪聲通過電路的響應(yīng)
10.4.3 濾波器的作用
10.5 小結(jié)
參考文獻(xiàn)