專用集成電路設(shè)計(jì)實(shí)用教程

第一章 集成電路設(shè)計(jì)概念
1.1 摩爾定律
1.2 集成電路系統(tǒng)的組成
1.3 集成電路的設(shè)計(jì)流程
第二章 數(shù)字電路的高級(jí)設(shè)計(jì)和邏輯綜合
2.1 RTL硬件描述語言設(shè)計(jì)
2.2 邏輯綜合（Logic Synthesis）
第三章 系統(tǒng)的層次化設(shè)計(jì)和模塊劃分
3.1 設(shè)計(jì)組成及DC-Tcl
3.2 層次（Hierarchy）結(jié)構(gòu)和模塊劃分（Partition）及修改
第四章 電路的設(shè)計(jì)目標(biāo)和約束
4.1 設(shè)計(jì)的時(shí)序約束
4.2 復(fù)雜時(shí)序約束
4.3 面積約束
第五章 綜合庫和靜態(tài)時(shí)序分析
5.1 綜合庫和設(shè)計(jì)規(guī)則
5.2 靜態(tài)時(shí)序分析
第六章 電路優(yōu)化和優(yōu)化策略
6.1 電路優(yōu)化
6.2 優(yōu)化策略
6.3 網(wǎng)表的生成格式及后處理
第七章 物理綜合
7.1 邏輯綜合（Logic Synthesis）遇到的問題
7.2 物理綜合（Physical Synthesis）的基本流程
7.3 邏輯綜合的拓?fù)浼夹g(shù)（Topographical Technology）
第八章 可測試性設(shè)計(jì)
8.1 生產(chǎn)測試簡介
8.2 可測試設(shè)計(jì)
8.3 測試協(xié)議（D algorithm）
8.4 測試的設(shè)計(jì)規(guī)則
8.5 門級(jí)網(wǎng)表可測試問題的自動(dòng)修正
8.6 掃描鏈的插入
8.7 可測試設(shè)計(jì)的輸出和流程
8.8 自適應(yīng)性掃描壓縮技術(shù)
第九章 低功耗設(shè)計(jì)和分析
9.1 工藝庫的功耗模型
9.2 功耗的分析
9.3 低功耗電路的設(shè)計(jì)和優(yōu)化
附錄