計(jì)算機(jī)體系結(jié)構(gòu)

第一章  計(jì)算機(jī)體系結(jié)構(gòu)的基本概念
1．1  引論
1．2  計(jì)算機(jī)體系結(jié)構(gòu)的概念
1．2．1  計(jì)算機(jī)系統(tǒng)中的層次概念
1．2．2  計(jì)算機(jī)體系結(jié)構(gòu)
1．2．3  計(jì)算機(jī)組成和計(jì)算機(jī)實(shí)現(xiàn)技術(shù)
1．3  計(jì)算機(jī)體系結(jié)構(gòu)的發(fā)展
1．3．1  存儲(chǔ)程序計(jì)算機(jī)體系結(jié)構(gòu)及其發(fā)展
1．3．2　計(jì)算機(jī)的分代和分型
1．3．3  應(yīng)用需求的發(fā)展
1．3．4  計(jì)算機(jī)實(shí)現(xiàn)技術(shù)的發(fā)展
1．3．5  體系結(jié)構(gòu)的生命周期
1．4  計(jì)算機(jī)體系結(jié)構(gòu)中并行性的發(fā)展
1．4．1　并行性概念
1．4．2  提高并行性的技術(shù)途徑
1．5  定量分析技術(shù)基礎(chǔ)
1．5．1  計(jì)算機(jī)性能的評(píng)測(cè)
1．5．2  測(cè)試程序
1．5．3  性能設(shè)計(jì)和評(píng)測(cè)的基本原則
1．5．4　CPU的性能
1．6  影響計(jì)算機(jī)體系結(jié)構(gòu)的成本和價(jià)格因素
1．6．1  集成電路的成本
1．6．2  計(jì)算機(jī)系統(tǒng)的成本和價(jià)格
1．7  小結(jié)
習(xí)題一
第二章  計(jì)算機(jī)指令集結(jié)構(gòu)設(shè)計(jì)
2．1  指令集結(jié)構(gòu)的分類(lèi)
2．1．1  指令集結(jié)構(gòu)的分類(lèi)
2．1．2  通用寄存器型指令集結(jié)構(gòu)分類(lèi)
2．2  尋址技術(shù)
2．3  指令集結(jié)構(gòu)的功能設(shè)計(jì)
2．3．I  CISC計(jì)算機(jī)指令集結(jié)構(gòu)的功能設(shè)計(jì)
2．3．2  RISC計(jì)算機(jī)指令集結(jié)構(gòu)的功能設(shè)計(jì)
2．3．3  控制指令
2．4  操作數(shù)的類(lèi)型、表示和大小
2．5  指令集格式的設(shè)計(jì)
2．5．1  尋址方式的表示方法
2．5．2  指令集格式的選擇
2．6  編譯技術(shù)與計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)
2．6．1  現(xiàn)代編譯器的結(jié)構(gòu)和相關(guān)技術(shù)
2．6．2  現(xiàn)代編譯技術(shù)對(duì)計(jì)算機(jī)體系結(jié)構(gòu)設(shè)計(jì)的影響
2．6．3  計(jì)算機(jī)體系結(jié)構(gòu)對(duì)當(dāng)前編譯技術(shù)的影響
2．7 DLX指令集結(jié)構(gòu)
2. 7．1  DLX指令集結(jié)構(gòu)
2．7．2  DLX指令集結(jié)構(gòu)效能分析
2．8  小結(jié)
習(xí)題二
第三章  流水線(xiàn)技術(shù)
3．1  流水線(xiàn)的基本概念
3．1．1  流水線(xiàn)的基本概念
3．1. 2  流水線(xiàn)的分類(lèi)
3．2  DLX的基本流水線(xiàn)
3．2. 1  DLX的一種簡(jiǎn)單實(shí)現(xiàn)
3．2．2  基本的DLX流水線(xiàn)
3．2．3  流水線(xiàn)性能分析
3．3  流水線(xiàn)中的相關(guān)
3．3．1  流水線(xiàn)的結(jié)構(gòu)相關(guān)
3．3．2  流水線(xiàn)的數(shù)據(jù)相關(guān)
3．3．3  流水線(xiàn)的控制相關(guān)
3. 4  流水線(xiàn)計(jì)算機(jī)實(shí)例分析(MIPSR4000)
3．4．1  MIPSR4000整型流水線(xiàn)
3．4．2  MIPSR4000浮點(diǎn)流水線(xiàn)
3．4．3  MIPSR4000流水線(xiàn)的性能分析
3．5  向量處理機(jī)
3. 5．1  向量處理方式和向量處理機(jī)
3．5．2  向量處理機(jī)實(shí)例分析
3．6  小結(jié)
習(xí)題三
第四章  指令級(jí)并行
4．1  指令級(jí)并行的概念
4．1．1  循環(huán)展開(kāi)調(diào)度的基本方法
4．1．2  相關(guān)性
4．2  指令的動(dòng)態(tài)調(diào)度
4．2．1  動(dòng)態(tài)調(diào)度的原理
4．2．2  動(dòng)態(tài)調(diào)度算法之一：記分牌
4．2．3  動(dòng)態(tài)調(diào)度算法之二：Tomasulo算法
4．3  控制相關(guān)的動(dòng)態(tài)解決技術(shù)
4．3．1  減少分支延遲：分支預(yù)測(cè)緩沖技術(shù)
4．3．2  進(jìn)一步減少分支延遲：分支目標(biāo)緩沖
4．3．3  基于硬件的推斷執(zhí)行
4．4  多指令流出技術(shù)
4．4．1  超標(biāo)量技術(shù)
4．4．2  多指令流出的動(dòng)態(tài)調(diào)度
4．4．3　超長(zhǎng)指令字技術(shù)
4．4．4  多流出處理器受到的限制
4．5  小結(jié)
習(xí)題四
第五章　存儲(chǔ)層次
5．1  存儲(chǔ)器的層次結(jié)構(gòu)
5．1．1  從單級(jí)存儲(chǔ)器到多級(jí)存儲(chǔ)器
5．1．2  存儲(chǔ)層次的性能參數(shù)
5．1．3  "Cache-主存"和"主存-輔存"層次
5．1．4  存儲(chǔ)層次的四個(gè)問(wèn)題
5．2　Cache基本知識(shí)
5．2．1  映象規(guī)則
5．2．2  查找方法
5．2．3  替換算法
5．2．4  寫(xiě)策略
5．2．5　Cache的結(jié)構(gòu)
5．2．6　Cache性能分析
5．2．7　改進(jìn)Cache性能
5．3  降低Cache失效率的方法
5．3．1  增加Cache塊大小
5．3．2　提高相聯(lián)度
5．3．3  VictimCache
5．3．4  偽相聯(lián)Cache
5．3．5　硬件預(yù)取技術(shù)
5．3．6  由編譯器控制的領(lǐng)取
5．3．7　編譯器優(yōu)化
5．4  減少Cache失效開(kāi)銷(xiāo)
5．4．1  讓讀失效優(yōu)先于寫(xiě)
5．4．2　子塊放置技術(shù)
5．4．3  請(qǐng)求字處理技術(shù)
5．4．4  非阻塞Cache技術(shù)
5．4．5　采用兩級(jí)Cache
5．5  減少命中時(shí)間
5．5．1  容量小，結(jié)構(gòu)簡(jiǎn)單的Cache
5．5．2  虛擬Cache
5．5．3  寫(xiě)操作流水化
5．5．4  Cache優(yōu)化技術(shù)小結(jié)
5．6  主存
5．6．1　存儲(chǔ)器技術(shù)
5．6．2  提高主存性能的存儲(chǔ)器組織結(jié)構(gòu)
5．7　虛擬存儲(chǔ)器
5．7．1  虛擬存儲(chǔ)器基本原理
5．7．2　快表(TLB)
5．7．3  頁(yè)面大小的選擇
5．8  進(jìn)程保護(hù)和虛存實(shí)例
5．8．1  進(jìn)程保護(hù)
5．8．2  頁(yè)式虛存舉例：AlphAXP的存儲(chǔ)管理和21064的TLB
5．9  AlphaAXP 21064存儲(chǔ)層次
5．10  小結(jié)
習(xí)題五
第六章  輸入輸出系統(tǒng)
6．1  概述
6．2  存儲(chǔ)設(shè)備
6．2．1  磁盤(pán)設(shè)備
6．2．2  磁帶設(shè)備
6．2．3  光盤(pán)設(shè)備
6．3  總線(xiàn)
6．3．1  總線(xiàn)分類(lèi)
6．3．2  總線(xiàn)基本工作原理
6．3．3  總線(xiàn)使用
6．3. 4  總線(xiàn)標(biāo)準(zhǔn)和實(shí)例
6．3．5  設(shè)備的連接
6．3．6  CPU與I/O處理的匹配
6．4  通道處理機(jī)
6．4．1  通道的作用和功能
6．4．2  通道的工作過(guò)程
6．4．3  通道種類(lèi)
6．4．4  通道中的數(shù)據(jù)傳送過(guò)程
6．4．5  通道的流量分析
6．5  I／O與操作系統(tǒng)
6．5．1  I／O和Cache數(shù)據(jù)一致性
6．5．2  DMA和虛擬存儲(chǔ)器
6．6  I／O系統(tǒng)設(shè)計(jì)
6．7  小結(jié)
習(xí)題六
第七章  多處理機(jī)
7．1  引言
7．1．1  并行計(jì)算機(jī)體系結(jié)構(gòu)的分類(lèi)
7．1．2  通信模型和存儲(chǔ)器的結(jié)構(gòu)模型
7．1．3  通信機(jī)制的性能
7．1．4  不同通信機(jī)制的優(yōu)點(diǎn)
7．1．5  并行處理面臨的挑戰(zhàn)
7．1．6  并行程序的計(jì)算/通信比率
7．2  多處理機(jī)的存儲(chǔ)器體系結(jié)構(gòu)
7．2．1  集中式共享存儲(chǔ)器體系結(jié)構(gòu)
7．2．2  分布式共享存儲(chǔ)器體系結(jié)構(gòu)
7．3  互連網(wǎng)絡(luò)
7．3．1  互連網(wǎng)絡(luò)的性能參數(shù)
7．3．2  靜態(tài)連接網(wǎng)絡(luò)
7．3．3  動(dòng)態(tài)連接網(wǎng)絡(luò)
7．4  同步與通信
7．4．1  同步機(jī)制
7．4．2  大規(guī)模機(jī)器的同步
7．5　并行化技術(shù)
7．5．1  并行化的基本策略
7．5．2  并行語(yǔ)言與編譯器
7．6　多處理機(jī)實(shí)例
7．6．1　Challenge多處理機(jī)系統(tǒng)
7．6．2　Origin2000
7．7  小結(jié)
習(xí)題七
主要參考文獻(xiàn)