CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊

叢書序
前言
第1章CPLD/FPGA硬件概述1
1.1CPLD/FPGA概述2
1.1.1CPLD/FPGA的特點(diǎn)2
1.1.2CPLD/FPGA的發(fā)展方向4
1.1.3CPLD/FPGA的應(yīng)用領(lǐng)域5
1.2EDA與ASIC技術(shù)6
1.3SOPC和IP核技術(shù)7
1.4CPLD/FPGA系統(tǒng)設(shè)計(jì)與開發(fā)編程原理8
1.4.1CPLD/FPGA系統(tǒng)設(shè)計(jì)流程8
1.4.2CPLD/FPGA硬件設(shè)計(jì)與開發(fā)原理11
1.4.3CPLD/FPGA軟件設(shè)計(jì)與開發(fā)原理11
1.5本章小結(jié)13
1.6習(xí)題13
第2章CPLD/FPGA硬件體系結(jié)構(gòu)15
2.1可編程邏輯器件PLD16
2.1.1可編程只讀存儲器（PROM）16
2.1.2紫外線可擦除只讀存儲器（EPROM）18
2.1.3電可擦除只讀存儲器（E2PROM）19
2.1.4可編程陣列邏輯（PAL）20
2.2通用陣列邏輯（GAL）21
2.3CPLD體系結(jié)構(gòu)23
2.3.1CPLD的基本結(jié)構(gòu)23
2.3.2CPLD的結(jié)構(gòu)特點(diǎn)25
2.3.3CPLD編程工藝26
2.4FPGA體系結(jié)構(gòu)26
2.4.1FPGA基本結(jié)構(gòu)27
2.4.2FPGA的結(jié)構(gòu)特點(diǎn)29
2.4.3FPGA的編程工藝31
2.5開發(fā)CPLD/FPGA的選用31
2.6本章小結(jié)34
2.7習(xí)題34
第3章VHDL編程基礎(chǔ)35
3.1VHDL概述和語言特性36
3.2VHDL語言的基本結(jié)構(gòu)37
3.2.1VHDL程序的基本構(gòu)成37
3.2.2實(shí)體39
3.2.3構(gòu)造體41
3.2.4庫.包集合.配置44
3.3VHDL語法規(guī)則47
3.3.1VHDL的標(biāo)識符47
3.3.2VHDL的數(shù)據(jù)對象47
3.3.3VHDL的數(shù)據(jù)類型50
3.3.4VHDL的運(yùn)算操作符53
3.4VHDL中的順序語句56
3.4.1條件語句56
3.4.2選擇語句59
3.4.3循環(huán).等待語句60
3.4.4FUNCTION語句61
3.5VHDL中的并行語句62
3.5.1進(jìn)程語句.信號代入語句63
3.5.2并發(fā)過程調(diào)用語句64
3.5.3塊語句66
3.5.4元件例化語句（Componentinstantiation）67
3.6VHDL編程實(shí)例——三選一選擇器68
3.7本章小結(jié)69
3.8習(xí)題69
3.9上機(jī)練習(xí)70
第4章VHDL設(shè)計(jì)進(jìn)階73
4.1VHDL語言的描述方式74
4.2常用電路的VHDL描述77
4.2.1組合邏輯電路77
4.2.2時序邏輯電路86
4.2.3存儲器93
4.3VHDL設(shè)計(jì)實(shí)例——狀態(tài)機(jī)98
4.4本章小結(jié)100
4.5習(xí)題101
4.6上機(jī)練習(xí)101
第5章CPLD/FPGA集成開發(fā)工具103
5.1MAX+plusⅡ概述104
5.2MAX+plusⅡ設(shè)計(jì)過程107
5.3MAX+plusⅡ綜合設(shè)計(jì)選項(xiàng)122
5.3.1LPM庫的使用122
5.3.2項(xiàng)目層次結(jié)構(gòu)與文件系統(tǒng)125
5.3.3全局邏輯綜合方式126
5.3.4設(shè)置全局定時要求.定時分析128
5.3.5與第三方EDA軟件接口130
5.3.6設(shè)置器件的下載編程方式132
5.3.7CPLD/FPGA器件燒寫方法134
5.4MAX+plusⅡ設(shè)計(jì)實(shí)例135
5.4.1設(shè)計(jì)實(shí)例1——語言描述輸入法135
5.4.2設(shè)計(jì)實(shí)例2——文本.圖形結(jié)合輸入法140
5.5XilinxFoundation設(shè)計(jì)簡介143
5.6本章小結(jié)144
5.7習(xí)題145
5.8上機(jī)練習(xí)145
第6章CPLD/FPGA硬件開發(fā)工具147
6.1QuartusⅡ概述148
6.2QuartusⅡ設(shè)計(jì)150
6.2.1QuartusⅡ設(shè)計(jì)輸入151
6.2.2QuartusⅡ編譯154
6.2.3QuartusⅡ定時分析.仿真與器件編程155
6.3QuartusⅡ設(shè)計(jì)實(shí)例——六十進(jìn)制計(jì)數(shù)器158
6.4XilinxISE設(shè)計(jì)簡介160
6.5本章小結(jié)162
6.6習(xí)題162
6.7上機(jī)練習(xí)163
第7章CPLD/FPGA優(yōu)化設(shè)計(jì)165
7.1CPLD/FPGA硬件優(yōu)化設(shè)計(jì)166
7.1.1使用流水線技術(shù)166
7.1.2合理使用CPLD/FPGA資源167
7.2CPLD/FPGA軟件優(yōu)化設(shè)計(jì)169
7.2.1優(yōu)化VHDL編碼169
7.2.2修改軟件配置提高系統(tǒng)速度172
7.3優(yōu)化綜合設(shè)計(jì)實(shí)例——8位流水線乘法器174
7.4本章小結(jié)177
7.5習(xí)題177
7.6上機(jī)練習(xí)178
第8章CPLD/FPGA硬件開發(fā)平臺181
8.1CPLD/FPGA硬件開發(fā)平臺概述182
8.2CPLD/FPGA硬件開發(fā)平臺器件與端口資源183
8.2.1鍵盤接口電路183
8.2.2LED顯示電路184
8.2.3LCD顯示電路185
8.2.4串行通信接口186
8.2.5A/D.D/A接口電路186
8.2.6其他接口.端口資源188
8.3CPLD/FPGA硬件開發(fā)平臺的測試190
8.4基于硬件平臺開發(fā)實(shí)例——時鐘.秒表.鬧鐘的設(shè)計(jì)193
8.5本章小結(jié)201
8.6習(xí)題201
8.7上機(jī)練習(xí)201
第9章CPLD/FPGA外圍硬件接口設(shè)計(jì)205
9.1時鐘分頻206
9.1.1偶數(shù)分頻206
9.1.2奇數(shù)分頻207
9.2鍵盤接口209
9.2.1鍵盤原理209
9.2.2鍵盤接口的VHDL描述211
9.3串行通信接口UART219
9.3.1UART協(xié)議219
9.3.2UART的VHDL描述221
9.4LED接口227
9.4.1LED原理介紹227
9.4.2LED接口的VHDL描述228
9.5接口設(shè)計(jì)實(shí)例——聲卡AC-Link接口231
9.6本章小結(jié)238
9.7習(xí)題239
9.8上機(jī)練習(xí)239
第10章CPLD/FPGA簡易系統(tǒng)設(shè)計(jì)245
10.1簡易系統(tǒng)實(shí)例1——FIFO的設(shè)計(jì)246
10.2簡易系統(tǒng)實(shí)例2——DDS的設(shè)計(jì)251
10.3簡易系統(tǒng)實(shí)例3——數(shù)字電壓計(jì)的設(shè)計(jì)257
10.4簡易系統(tǒng)實(shí)例4——信號發(fā)生器的設(shè)計(jì)261
10.5簡易系統(tǒng)實(shí)例5——交通燈控制的設(shè)計(jì)264
10.6本章小結(jié)268
10.7習(xí)題268
10.8上機(jī)練習(xí)269
第11章CPLD/FPGA應(yīng)用系統(tǒng)設(shè)計(jì)275
11.1用CPLD/FPGA實(shí)現(xiàn)數(shù)字信號處理276
11.1.1FIR數(shù)字濾波器的設(shè)計(jì)276
11.1.2IIR數(shù)字濾波器的設(shè)計(jì)284
11.1.3自適應(yīng)數(shù)字濾波器286
11.1.4快速傅立葉變換FFT的設(shè)計(jì)287
11.2用CPLD/FPGA實(shí)現(xiàn)語音信號處理291
11.2.1語音信號處理實(shí)例1——語音通信的實(shí)現(xiàn)291
11.2.2語言信號處理實(shí)例2——音樂電路的實(shí)現(xiàn)294
11.3本章小結(jié)297
11.4習(xí)題297
11.5上機(jī)練習(xí)297
附錄ACPLD/FPGA常用系列芯片介紹301
A.1Altera芯片301
A.2Xilinx芯片302
A.3其他公司的CPLD/FPGA芯片303
A.4常用芯片引腳303
附錄B術(shù)語匯編307
附錄C部分思考練習(xí)題答案313
參考文獻(xiàn)316