SoC原理、實(shí)現(xiàn)與應(yīng)用

第1章 SoC簡介
1. 1 半導(dǎo)體核心技術(shù)
1. 1. 1 SoC特點(diǎn)
1. 1. 2 SoC設(shè)計(jì)技術(shù)
1. 1. 3 SoC的產(chǎn)品效益
1. 1. 4 技術(shù)挑戰(zhàn)
1. 1. 5 商業(yè)挑戰(zhàn)
1. 2 SoC對產(chǎn)業(yè)產(chǎn)生巨大沖擊
1. 2. 1 從產(chǎn)品邁向解決方案
1. 2. 2 SoC設(shè)計(jì)的平臺化
1. 2. 3 系統(tǒng)業(yè)者／IC產(chǎn)品業(yè)者分工模式的改變
1. 2. 4 供應(yīng)鏈各部門間聯(lián)盟合作之風(fēng)盛行
1. 2. 5 晶圓制造的生態(tài)變動
1. 3 SoC軟順件協(xié)同設(shè)計(jì)
1. 3. 1 可用性問題
1. 3. 2 SoC設(shè)計(jì)過程的質(zhì)量保證
1. 3. 3 IC業(yè)的虛擬再集成
1. 4 SoC功能驗(yàn)證
1. 4. 1 模塊為基礎(chǔ)SoC的驗(yàn)證
1. 4. 2 平臺為基礎(chǔ)的SoC驗(yàn)證
1. 4. 3 傳統(tǒng)的驗(yàn)證方式
1. 4. 4 可驗(yàn)證性設(shè)計(jì)
1. 5 SoC與單片機(jī)應(yīng)用技術(shù)的發(fā)展
1. 5. 1 SoC技術(shù)與應(yīng)用
1. 5. 2 SoC的應(yīng)用
1. 5. 3 SoC技術(shù)中的單片機(jī)
第2章 處理器設(shè)計(jì)與ARM SoC體系結(jié)構(gòu)
2. 1 處理器設(shè)計(jì)
2. 1. 1 指令設(shè)計(jì)
2. 1. 2 處理器設(shè)計(jì)中的權(quán)衡
2. 2 ARM指令格式和時序
2. 2. 1 處理器模式
2. 2. 2 寄存器
2. 2. 3 流水線
2. 2. 4 時序
2. 2. 5 指令
2. 3 精簡指令集計(jì)算機(jī)
2. 3. 1 數(shù)據(jù)處理指令
2. 3. 2 數(shù)據(jù)傳送指令
2. 3. 3 控制流指令
2. 3. 4 編寫簡單的匯編語言程序
2. 3. 5 程序設(shè)計(jì)
2. 4 低功耗設(shè)計(jì)
2. 5 ARM體系結(jié)構(gòu)
2. 5. 1 Acorn RISC機(jī)器
2. 5. 2 體系結(jié)構(gòu)的繼承
2. 5. 3 ARM編程模型
2. 5. 4 ARM開發(fā)工具
第3章 ARM SoC的組織與實(shí)現(xiàn)
3. 1 流水線ARM的組織
3. 1. 1 3級流水線ARM的組織
3. 1. 2 5級流水線ARM的組織
3. 2 ARM指令執(zhí)行
3. 3 ARM的實(shí)現(xiàn)
3. 4 ARM協(xié)處理器接口
3. 5 VHDL語言
3. 5. 1 VHDL語言簡介
3. 5. 2 VHDL語言基礎(chǔ)知識
3. 5. 3 VHDL基本單元
3. 5. 4 VHDL語句
3. 5. 5 VHDL程序舉例
第4章 存儲器層次
4. 1 存儲器容量及速度
4. 2 片上存儲器
4. 3 Cache
4. 4 Cache設(shè)計(jì)示例
4. 5 存儲器管理
4. 6 存儲元件與陣列
4. 6. 1 一般屬性
4. 6. 2 鎖存器
4. 6. 3 時鐘與同步
4. 6. 4 主-從觸發(fā)器和邊沿觸發(fā)器
4. 6. 5 寄存器
4. 6. 6 隨機(jī)存取存儲器
4. 6. 7 讀存儲器
第5章 體系結(jié)構(gòu)對操作系統(tǒng)的支持
5. 1 操作系統(tǒng)簡介
5. 1. 1 多用戶系統(tǒng)
5. 1. 2 存儲器管理
5. 1. 3 保護(hù)
5. 1. 4 資源分配
5. 1. 5 單用戶系統(tǒng)
5. 1. 6 嵌入式系統(tǒng)
5. 2 ARM系統(tǒng)控制協(xié)處理器
5. 2. 1 CP15指令
5. 2. 2 保護(hù)單元
5. 2. 3 MMU
5. 3 保護(hù)單元寄存器CP15
5. 4 ARM保護(hù)單元
5. 4. 1 保護(hù)單元的結(jié)構(gòu)
5. 4. 2 區(qū)域優(yōu)先級
5. 4. 3 Harvard核
5. 5 CP15MMU寄存器
5. 6 ARM MMU結(jié)構(gòu)
5. 6. 1 存儲器粒度
5. 6. 2 頁域
5. 6. 3 轉(zhuǎn)換過程
5. 6. 4 段轉(zhuǎn)換
5. 6. 5 頁轉(zhuǎn)換
5. 6. 6 訪問權(quán)限
5. 6. 7 Cache和寫緩沖控制
5. 6. 8 外部故障
5. 7 同步
5. 7. 1 互斥
5. 7. 2 SWAP
5. 8 上下文切換
5. 8. 1 同時切換
5. 8. 2 存儲器狀態(tài)
5. 8. 3 浮點(diǎn)狀態(tài)
5. 8. 4 轉(zhuǎn)換狀態(tài)
5. 9 輸入／輸出
5. 9. 1 存儲器映射的外圍設(shè)備
5. 9. 2 存儲器映射問題
5. 9. 3 直接存儲器訪問
5. 9. 4 快速中斷請求
5. 9. 5 中斷延遲
5. 9. 6 Cache和I／O交互作用
5. 9. 7 減小延遲
5. 9. 8 其他Cache問題
5. 9. 9 操作系統(tǒng)問題
第6章 基本數(shù)字邏輯單元設(shè)計(jì)
6. 1 邏輯電路
6. 1. 1 數(shù)字邏輯分類
6. 1. 2 組合邏輯電路
6. 2 組合邏輯電路的設(shè)計(jì)
6. 2. 1 組合邏輯電路的分析
6. 2. 2 組合邏輯電路的設(shè)計(jì)
6. 3 集成邏輯門
6. 3. 1 概述
6. 3. 2 發(fā)射極耦合邏輯門
6. 3. 3 MOS邏輯門
6. 3. 4 NMOS邏輯門電路
6. 3. 5 PMOS邏輯門電路
6. 3. 6 CMOS邏輯電路
6. 4 不同邏輯系列的配合問題
6. 4. 1 邏輯電平的配合
6. 4. 2 驅(qū)動能力的配合
6. 4. 3 各種集成邏輯門性能比較
6. 5 時序邏輯電路設(shè)計(jì)
6. 5. 1 基本RS觸發(fā)器
6. 5. 2 鎖存器
6. 5. 3 主從RS觸發(fā)器
6. 5. 4 鐘控RS觸發(fā)器
6. 5. 5 主從JK觸發(fā)器
6. 5. 6 沿觸發(fā)JK F／F
6. 5. 7 D觸發(fā)器
6. 5. 8 T觸發(fā)器
6. 5. 9 觸發(fā)器邏輯功能的轉(zhuǎn)換
第7章 SoC的層次結(jié)構(gòu)設(shè)計(jì)
7. 1 SoC的結(jié)構(gòu)
7. 1. 1 引言
7. 1. 2 系統(tǒng)集成芯片的硬件結(jié)構(gòu)
7. 1. 3 嵌入式軟件
7. 2 數(shù)字結(jié)構(gòu)的層次結(jié)構(gòu)設(shè)計(jì)
7. 2. 1 芯片的劃分
7. 2. 2 系統(tǒng)間互連的表示
7. 3 系統(tǒng)的仿真和測試
7. 3. 1 概述
7. 3. 2 仿真程序的設(shè)計(jì)方法
7. 3. 3 TEXIO建立測試程序
7. 4 SoC中的嵌埋式精簡指令集處理器RISC
7. 4. 1 概述
7. 4. 2 RISC的定義與特點(diǎn)
7. 4. 3 RISC的指令特點(diǎn)
7. 4. 4 RISC的并行處理技術(shù)
7. 4. 5 RISC／DSP結(jié)構(gòu)
7. 4. 6 RISC核的設(shè)計(jì)
7. 5 SoC的軟／硬件協(xié)同設(shè)計(jì)
7. 5. 1 軟／硬件協(xié)同設(shè)計(jì)的概念
7. 5. 2 性能分析
7. 6 性能評估
7. 6. 1 時間性能估計(jì)
7. 6. 2 代價估計(jì)
7. 7 嵌入式實(shí)時操作系統(tǒng)RTOS
7. 7. 1 實(shí)時操作系統(tǒng)
7. 7. 2 嵌入式實(shí)時操作系統(tǒng)
7. 7. 3 實(shí)時多任務(wù)高度
7. 7. 4 信號與信號量 semaphore
第8章 可編程邏輯器件
8. 1 概述
8. 1. 1 可編程邏輯器件的發(fā)展
8. 1. 2 用戶再構(gòu)造電路和可編程ASIC電路
8. 1. 3 可編程邏輯器件的分類
8. 2 可編程邏輯器件的編程元件
8. 2. 1 熔絲型開關(guān)
8. 2. 2 反熔絲開關(guān)
8. 2. 3 浮柵編程技術(shù)
8. 3 可編程陣列邏輯 PAL 器件
8. 3. 1 現(xiàn)場可編程邏輯陣列 FPLA 器件
8. 3. 2 PAL器件的基本結(jié)構(gòu)
8. 3. 3 PAL器件的輸出和反饋結(jié)構(gòu)
8. 3. 4 PAL器件編號與典型PAL器件介紹
8. 3. 5 PAL器件的應(yīng)用
8. 4 PAL與GAL器件的電路結(jié)構(gòu)
8. 4. 1 PLD的電路表示方法
8. 4. 2 PLD的基本電路結(jié)構(gòu)
8. 4. 3 PAL器件的電路結(jié)構(gòu)
8. 4. 4 通用陣列邏輯GAL Generic Array Logic
8. 5 ispLSI系列CPLD
8. 5. 1 概述
8. 5. 2 ispLSI 1000系列CPLD的結(jié)構(gòu)特點(diǎn)
8. 5. 3 ispLSI CPLD的測試和編程特性
8. 5. 4 ispLSI 2000系列的結(jié)構(gòu)
8. 5. 5 ispLSI 3000系列CPLD
8. 5. 6 ispLSI 5000系列CPLD
8. 5. 7 ispLSI 8000系列CPLD的結(jié)構(gòu)和工作原理
8. 6 現(xiàn)場可編程門陣列
8. 6. 1 概述
8. 6. 2 XC4000系列FPGA的結(jié)構(gòu)和工作原理
8. 6. 3 Spartan系列FPGA
8. 7 Virtex-II系列FPGA的結(jié)構(gòu)和性能
8. 7. 1 概述
8. 7. 2 Virtex-IIFPGA的總體結(jié)構(gòu)
8. 7. 3 Virtex-IIFPGA的可構(gòu)造邏輯模塊
8. 7. 4 18K位可選擇RAM模塊
8. 7. 5 嵌入式乘法器
8. 7. 6 全局時鐘多路緩沖器
8. 7. 7 數(shù)字時鐘管理器DCM
8. 7. 8 輸入輸出模塊
8. 7. 9 有源互連技術(shù)
8. 8 基于HDPLD的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)
8. 8. 1 設(shè)計(jì)實(shí)現(xiàn)概述
8. 8. 2 器件的選擇
8. 8. 3 HDPLD的設(shè)計(jì)流程
第9章 可測試結(jié)構(gòu)設(shè)計(jì)
9. 1 可測試設(shè)計(jì)的意義
9. 2 可測性基礎(chǔ)
9. 2. 1 故障模型
9. 2. 2 可測性分析
9. 2. 3 測試向量生成
9. 3 可測性結(jié)構(gòu)設(shè)計(jì)
9. 3. 1 專門測試設(shè)計(jì)
9. 3. 2 掃描測試技術(shù)
9. 3. 3 內(nèi)建自測試技術(shù)
9. 3. 4 系統(tǒng)測試技術(shù)
9. 4 智能型電子系統(tǒng)設(shè)計(jì)方法與過程
9. 4. 1 系統(tǒng)設(shè)計(jì)方法
9. 4. 2 微機(jī)應(yīng)用系統(tǒng)硬件設(shè)計(jì)與調(diào)試原則
9. 4. 3 微機(jī)應(yīng)用系統(tǒng)軟件開發(fā)
9. 5 微型計(jì)算機(jī)應(yīng)用系統(tǒng)設(shè)計(jì)
9. 5. 1 微型計(jì)算機(jī)的系統(tǒng)板組成
9. 5. 2 PC／AT總線與時序
9. 5. 3 系統(tǒng)存儲器空間和I／O地址分配
9. 5. 4 PC／AT系統(tǒng)的I／O通道
9. 5. 5 系統(tǒng)接口部件
9. 5. 6 外部設(shè)備接口
參考文獻(xiàn)