VHDL應(yīng)用開發(fā)技術(shù)與工程實踐

第1章  數(shù)字系統(tǒng)設(shè)計的基本準則 11.1  數(shù)字電路與模擬電路 11.2  數(shù)值的表達 21.2.1  二進制基礎(chǔ) 21.2.2  十六進制基礎(chǔ) 31.2.3  二進制和十六進制編碼 31.2.4  進制間的數(shù)值轉(zhuǎn)換 61.3  電路設(shè)計方法 71.3.1  自頂向下的設(shè)計方法 71.3.2  總體結(jié)構(gòu)與模塊劃分 91.3.3  全局邏輯的設(shè)計 111.3.4  設(shè)計編譯與調(diào)試 111.3.5  設(shè)計實體文件 121.3.6  器件的選擇 131.4  硬件描述語言（HDL） 131.4.1  HDL的特點 131.4.2  常用HDL簡介 13第2章  VHDL基礎(chǔ)知識 152.1  什么是VHDL 152.2  VHDL中的常用術(shù)語 162.2.1  行為建模 162.2.2  結(jié)構(gòu)建模 182.2.3  寄存器傳輸級RTL 212.2.4  邏輯綜合 232.3  VHDL邏輯綜合 272.3.1  與Verilog HDL的比較 272.3.2  VHDL典型邏輯綜合設(shè)計流程 272.3.3  VHDL邏輯仿真設(shè)計流程 292.4  VHDL的設(shè)計單元 302.4.1  實體 312.4.2  電路的結(jié)構(gòu)體（Architecture） 332.4.3  基本建模結(jié)構(gòu) 352.4.4  庫、包集合及配置 39第3章  VHDL的數(shù)據(jù)類型與運算操作符 423.1  VHDL描述的客體 423.1.1  信號 423.1.2  常量 433.1.3  變量 433.1.4  信號與變量的使用比較 443.2  VHDL的數(shù)據(jù)類型 453.2.1  標準數(shù)據(jù)類型 453.2.2  自定義數(shù)據(jù)類型 483.2.3  數(shù)據(jù)類型的轉(zhuǎn)換方法 533.3  VHDL運算操作符 543.3.1  邏輯運算符 553.3.2  算術(shù)運算符 563.3.3  關(guān)系運算符 583.3.4  并置運算符 583.3.5  運算符的重載（Overloading） 59第4章  VHDL電路描述 604.1  信號的使用 604.1.1  信號代入 604.1.2  并發(fā)信號代入 604.1.3  信號延遲 614.2  進程（PROCESS）結(jié)構(gòu)描述 624.2.1  顯式進程描述 634.2.2  隱式進程描述 654.2.3  進程描述的執(zhí)行 654.2.4  多進程描述 654.2.5  多進程描述實例 654.2.6  等同功能描述 674.3  變量的使用 684.3.1  變量聲明與賦值 684.3.2  變量的使用 684.3.3  復(fù)習(xí) 684.4  順序描述語句 704.4.1  WAIT語句 704.4.2  IF-THEN語句 734.4.3  CASE語句 784.4.4  LOOP語句 794.4.5  NEXT語句 824.4.6  EXIT語句 834.4.7  ASSERT語句 844.5  VHDL風(fēng)格規(guī)范 864.5.1  命名 864.5.2  注釋 884.5.3  設(shè)計風(fēng)格規(guī)范 904.6  VHDL使用經(jīng)驗 90第5章  VHDL的編譯與仿真 965.1  MAX+plus II簡介 965.2  利用MAX+plus II編譯VHDL電路 975.2.1  MAX+plus II對VHDL的支持 975.2.2  新建一個VHDL工程電路文件 975.2.3  VHDL工程的編譯 995.2.4  VHDL程序的仿真 1035.2.5  新建VHDL輸出文件 1075.3  MAX+plus II使用經(jīng)驗 1075.4  其他編譯、仿真工具介紹 1085.4.1  Synopsys簡介 1085.4.2  Altera Quartus II介紹 1105.4.3  Xilinx工具 110第6章  芯片的選擇 1136.1  芯片的編程 1136.2  CPLD芯片 1146.3  FPGA芯片 1166.4  FPGA與CPLD的比較 118第7章  基本邏輯電路設(shè)計 1207.1  組合邏輯設(shè)計 1207.1.1  組合邏輯設(shè)計基礎(chǔ) 1207.1.2  編碼、譯碼器 1257.1.3  多路選擇器 1297.1.4  比較器 1307.2  時序邏輯設(shè)計 1327.2.1  時序邏輯設(shè)計基礎(chǔ) 1327.2.2  邊緣觸發(fā)器 1337.2.3  簡單計數(shù)器 1357.2.4  寄存器 1377.3  組合邏輯與時序邏輯的綜合 142第8章  數(shù)據(jù)控制器設(shè)計 1458.1  總線控制器的設(shè)計 1458.1.1  總線控制器的功能 1458.1.2  總體框架與全局邏輯控制設(shè)計 1468.1.3  VHDL實現(xiàn) 1468.1.4  編譯、仿真 1508.1.5  案例的擴展 1518.2  USB 2.0接口控制器設(shè)計 1518.2.1  USB接口控制器功能設(shè)計 1528.2.2  邏輯分析與電路框架 1528.2.3  VHDL實現(xiàn) 1538.2.4  編譯、仿真 1788.3  8位存儲器控制器設(shè)計 1808.3.1  存儲控制器的功能 1808.3.2  總體框架分析 1818.3.3  全局邏輯控制設(shè)計 1818.3.4  存儲控制器的VHDL實現(xiàn) 1828.3.5  8位存儲控制器設(shè)計模擬驗證 186第9章  圖像快速傅立葉變換的VHDL實現(xiàn) 1909.1  快速傅立葉變換算法 1909.1.1  傅立葉變換算法 1909.1.2  Cooley-Tukey快速傅立葉變換（FFT）算法 1919.1.3  基2快速傅立葉變換算法 1929.1.4  二維FFT算法 1939.2  電路框架分析與設(shè)計 1949.3  快速傅立葉變換的VHDL實現(xiàn) 1949.3.1  復(fù)數(shù)乘法運算器 1959.3.2  蝶形處理器設(shè)計 1999.4  FFT設(shè)計的編譯和仿真 2029.5  電路資源分析 2039.6  電路調(diào)試與設(shè)計心得 2039.7  本章總結(jié) 204第10章  數(shù)值控制振蕩器（NCO）芯片設(shè)計 20510.1  什么是數(shù)值控制振蕩器 20510.1.1  計數(shù)器的使用 20510.1.2  數(shù)值控制振蕩器的使用 20510.2  電路結(jié)構(gòu)設(shè)計 20610.2.1  全局邏輯設(shè)計 20610.2.2  電路結(jié)構(gòu)分析 20610.3  VHDL實現(xiàn) 20710.3.1  16位精度鋸齒波VHDL實現(xiàn) 20710.3.2  8位精度正弦/余弦波VHDL實現(xiàn) 21010.4  系統(tǒng)編譯、仿真 21710.4.1  Max+plus II編譯 21710.4.2  16位精度鋸齒波數(shù)值控制振蕩器波形仿真 21810.4.3  8位精度正弦/余弦波數(shù)值控制振蕩器波形仿真 218第11章  基于6502框架的8位微處理器芯片設(shè)計 22011.1  微處理器功能設(shè)計 22011.2  芯片I/O信號設(shè)定 22211.3  實體功能設(shè)定 22311.3.1  8位總線控制器 22311.3.2  同步時序 22411.3.3  算術(shù)運算單元 22511.3.4  處理器操作碼設(shè)定 22611.3.5  其他功能模塊 23111.4  VHDL部分實現(xiàn) 23111.5  已有功能編譯、仿真 26011.6  本章總結(jié) 261第12章  高精度數(shù)字/模擬轉(zhuǎn)換器、PWM電路設(shè)計及擴展應(yīng)用 26212.1  DAC與PWM簡介 26212.1.1  DAC簡介 26212.1.2  PWM簡介 26312.2  電路結(jié)構(gòu)設(shè)計 26312.2.1  總體邏輯分析 26312.2.2  電路結(jié)構(gòu)設(shè)計分析 26412.2.3  電路結(jié)構(gòu)框圖 26412.3  電路設(shè)計的VHDL描述 26612.3.1  包集合說明 26612.3.2  一階Delta-Sigma轉(zhuǎn)換器的電路描述 26712.3.3  PWM的電路描述 26912.4  系統(tǒng)編譯、仿真與調(diào)試 27112.4.1  MAX+plus II編譯與仿真 27212.4.2  波形含義與分析 27412.4.3  電路資源分析 27512.5  一階Delta-Sigma轉(zhuǎn)換器與PWM的擴展應(yīng)用 27612.5.1  電路結(jié)構(gòu)框圖 27612.5.2  電路設(shè)計的VHDL描述 27712.5.3  仿真波形與電路資源分析 280