數(shù)字與邏輯電路

第1章  數(shù)制與碼制
1.1  進(jìn)位計數(shù)制
1.1.1  十進(jìn)制數(shù)的表示
1.1.2  二進(jìn)制數(shù)的表示
1.1.3  八進(jìn)制數(shù)、十六制數(shù)的表示
1.1.4  二進(jìn)制數(shù)的算術(shù)運(yùn)算和邏輯運(yùn)算
1.2  數(shù)制轉(zhuǎn)換
1.2.1  二進(jìn)制數(shù)和十進(jìn)制數(shù)之間的轉(zhuǎn)換
1.2.2  八進(jìn)制數(shù)、十六進(jìn)制數(shù)與二進(jìn)制數(shù)的轉(zhuǎn)換
1.3  帶符號數(shù)的代碼表示
1.3.1  真值與機(jī)器數(shù)
1.3.2  原碼
1.3.3  反碼
1.3.4  補(bǔ)碼
1.3.5  機(jī)器數(shù)的運(yùn)算
1.4  數(shù)碼和字符的代碼表示
1.4.1  十進(jìn)制數(shù)的二進(jìn)制編碼
1.4.2  可靠性編碼
1.4.3  字符代碼
習(xí)題
第2章  邏輯函數(shù)基礎(chǔ)
2.1  邏輯代數(shù)
2.1.1  邏輯變量與邏輯函數(shù)
2.1.2  基本邏輯運(yùn)算
2.1.3  復(fù)合邏輯運(yùn)算
2.1.4  邏輯函數(shù)與真值表
2.1.5  邏輯函數(shù)的相等
2.2  邏輯代數(shù)的定律及規(guī)則
2.2.1  邏輯代數(shù)的基本定律
2.2.2  邏輯代數(shù)的三個規(guī)則
2.2.3  邏輯代數(shù)的常用公式
2.3  邏輯函數(shù)的化簡
2.3.1  邏輯函數(shù)的標(biāo)準(zhǔn)形式
2.3.2  邏輯函數(shù)的代數(shù)化簡法
2.3.3  卡諾圖化簡法
2.3.4  邏輯函數(shù)的列表化簡法
習(xí)題
第3章  邏輯門電路 
3.1  概述
3.2  門電路邏輯符號及其外部特性
3.2.1  簡單邏輯門電路
3.2.2  復(fù)合邏輯門電路
3.2.3  正負(fù)邏輯問題
3.3  典型邏輯門電路及其主要技術(shù)參數(shù)
3.3.1  二極管門電路
3.3.2  三極管邏輯非門
3.3.3  TTL集成邏輯門
3.3.4  三態(tài)輸出門（TS門）
3.3.5  MOS邏輯門
習(xí)題
第4章  組合邏輯電路
4.1  概述
4.1.1  什么是組合邏輯電路
4.1.2  組合邏輯電路邏輯功能的描述
4.2  組合邏輯電路的分析方法
4.2.1  組合邏輯電路的一般分析方法
4.2.2  組合電路分析舉例
4.3  若干常用組合邏輯電路
4.3.1  加法器
4.3.2  編碼器
4.3.3  譯碼器
4.3.4  數(shù)據(jù)選擇器
4.3.5  數(shù)值比較器
4.4  組合邏輯電路的設(shè)計
4.4.1  采用小規(guī)模集成器件設(shè)計組合邏輯電路
4.4.2  采用中規(guī)模集成器件實現(xiàn)組合邏輯電路
4.5  組合邏輯電路的競爭-冒險
4.5.1  競爭-冒險的成因
4.5.2  判斷是否存在險象的方法
4.5.3  消除競爭冒險的措施
習(xí)題
第5章  觸發(fā)器
5.1  概述
5.2  RS觸發(fā)器
5.2.1  基本RS觸發(fā)器
5.2.2  時鐘控制RS觸發(fā)器
5.2.3  主從RS觸發(fā)器
5.2.4  集成RS觸發(fā)器
5.2.5  基本RS觸發(fā)器的簡單應(yīng)用
5.3  J K觸發(fā)器
5.3.1  鐘控JK觸發(fā)器電路結(jié)構(gòu)與工作原理
5.3.2  主從JK觸發(fā)器
5.3.3  主從JK觸發(fā)器的一次翻轉(zhuǎn)現(xiàn)象
5.3.4  邊沿JK觸發(fā)器動作特點
5.4  D觸發(fā)器
5.4.1  D觸發(fā)器電路結(jié)構(gòu)與工作原理
5.4.2  邊沿D觸發(fā)器
5.5  T觸發(fā)器
5.6  各類觸發(fā)器的轉(zhuǎn)換
5.6.1  JK觸發(fā)器轉(zhuǎn)換為其他觸發(fā)器
5.6.2  D觸發(fā)器轉(zhuǎn)換為其他觸發(fā)器
習(xí)題
第6章  時序邏輯電路
6.1  概述
6.2  同步時序邏輯電路分析
6.2.1  同步時序邏輯電路的分析方法
6.2.2  同步時序邏輯電路的分析舉例
6.3  常用同步時序邏輯電路
6.3.1  寄存器
6.3.2  計數(shù)器
6.4  同步時序邏輯電路的設(shè)計
6.4.1  設(shè)計方法
6.4.2  設(shè)計舉例
6.5  中規(guī)模同步時序邏輯電路的分析和設(shè)計
6.5.1  中規(guī)模同步時序邏輯電路的分析
6.5.2  中規(guī)模同步時序邏輯電路的設(shè)計
6.6  異步時序邏輯電路
6.6.1  脈沖異步時序邏輯電路
6.6.2  電平異步時序邏輯電路分析
習(xí)題
第7章  脈沖波形的產(chǎn)生與整形
7.1  概述
7.1.1  脈沖信號的特點
7.1.2  脈沖產(chǎn)生與整形電路的基本分析方法
7.2  555定時電路
7.2.1  555定時器內(nèi)部電路結(jié)構(gòu)
7.2.2  555定時器工作原理
7.3  單穩(wěn)態(tài)觸發(fā)器
7.3.1  電路組成
7.3.2  工作原理
7.3.3  集成單穩(wěn)態(tài)觸發(fā)器
7.3.4  應(yīng)用舉例
7.4  多諧振蕩器
7.4.1  電路組成
7.4.2  工作原理
7.4.3  應(yīng)用舉例
7.5  施密特觸發(fā)器
7.5.1  電路組成
7.5.2  工作原理
7.5.3  主要應(yīng)用
習(xí)題
第8章  半導(dǎo)體存儲器和可編程邏輯器件
8.1  概述
8.1.1  半導(dǎo)體存儲器
8.1.2  可編程邏輯器件
8.2  半導(dǎo)體存儲器
8.2.1  只讀存儲器（ROM）
8.2.2  ROM在組合邏輯電路中的應(yīng)用
8.2.3  ROM的編程及分類
8.2.4  隨機(jī)存取存儲器RAM
8.3  可編程邏輯器件
8.3.1  PLD電路簡介
8.3.2  通用陣列邏輯GAL
8.3.3  復(fù)雜可編程邏輯器件CPLD
8.3.4  現(xiàn)場可編程門陣列FPGA
8.3.5  PLD的編程/配置
8.4  硬件描述語言
8.4.1  ABEL硬件描述語言
8.4.2  VHDL語言
8.4.3  Verilog HDL硬件描述語言
習(xí)題
第9章  數(shù)字電路課程設(shè)計與現(xiàn)代數(shù)字系統(tǒng)設(shè)計
9.1  概述
9.2  傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計
9.2.1  數(shù)字系統(tǒng)設(shè)計概述
9.2.2  總體設(shè)計
9.2.3  單元電路及參數(shù)確定
9.2.4  數(shù)字電路設(shè)計中的若干問題
9.2.5  總體電路圖的畫法
9.2.6  安裝調(diào)試
9.3  現(xiàn)代數(shù)字系統(tǒng)設(shè)計簡介
9.3.1  什么是EDA技術(shù)
9.3.2  EDA技術(shù)的基本特征
9.3.3  EDA的基本方法
9.4  典型設(shè)計舉例
9.4.1  電壓表的設(shè)計——A/D轉(zhuǎn)換器的應(yīng)用
9.4.2  射頻監(jiān)視切換器
習(xí)題
附錄  部分常用中小規(guī)模數(shù)字集成電路器件介紹
參考文獻(xiàn)