Verilog HDL綜合實用教程

譯者序
原書序
前言
第1章  基礎知識
  1.1  什么是綜合?
  1.2  設計流程中的綜合
  1.3  邏輯值體系
  1.4  位寬
  1.5  值保持器的硬件建模
第2章  從Verilog結(jié)構(gòu)到邏輯門
  2.1  持續(xù)賦值語句
  2.2  過程賦值語句
  2.3  邏輯算符
  2.4  算術(shù)算符
  2.5  關(guān)系算符
  2.6  相等性算符
  2.7  移位算符
  2.8  向量運算
  2.9  部分先取
  2.10  位選取
  2.11  條件表達式
  2.12  always語句
  2.13  if語句
  2.14  case語句
  2.15  現(xiàn)談鎖存器推導
  2.16  循環(huán)語句
  2.17  觸發(fā)器的建模
  2.18  再談阻塞式和非阻塞式賦值
  2.19  函數(shù)
  2.20  任務
  2.21  使用x值和z值
  2.22  門級建模
  2.23  模塊實例化語句
  2.24  參數(shù)化的設計
第3章  建模示例
  3.1  組合邏輯的建模
  3.2  時序邏輯的建模
  3.3  存儲器的建模
  3.4  編寫布爾等式
  3.5  有限狀態(tài)機的建模
  3.6  通用移位寄存器的建模
  3.7  ALU的建模
  3.8  計數(shù)器的建模
  3.9  參數(shù)化加法器的建模
  3.10  參數(shù)化的比較器的建模
  3.11  譯碼器的建模
  3.12  多路選擇器的建模
  3.13  參數(shù)化的奇偶校驗生成器的建模
  3.14  三態(tài)門的建模
  3.15  數(shù)據(jù)流檢測模型
  3.16  階乘模型
  3.17  UART模型
  3.18  紙牌21點模型
第4章  模型的優(yōu)化
  4.1  資源分配
  4.2  公共子表達式
  4.3  代碼移位
  4.4  公因子提取
  4.5  交換律和給合律
  4.6  其他優(yōu)化手段
  4.7  觸發(fā)器和鎖存器的優(yōu)化
  4.8  設計規(guī)模
  4.9  使用括號
第5章  驗證
  5.1  測試平臺
  5.2  賦值語句中的延遲
  5.3  懸空的端口
  5.4  遺失的鎖存器
  5.5  再談延遲
  5.6  事件表
  5.7  綜合指令
  5.8  變量的異步預置位
  5.9  阻塞式和非阻塞式賦值
附錄A  可綜合的語言結(jié)構(gòu)
附錄B  通用庫
參考文獻