PCI局部總線開發(fā)者指南

第1章 PCI局部總線簡介 1
1.1 總線的基本概念 1
1.2 PCI局部總線的發(fā)展 1
1.2.1 PCI局部總線的孕育 1
1.2.2 PCI局部總線發(fā)展的動力 2
1.2.3 總線的性能指標(biāo) 3
1.3 PCI局部總線的特點 3
1.4 PCI設(shè)備與功能 5
1.5 遵循的技術(shù)規(guī)范及獲取方法 6
1.6 PCI局部總線的應(yīng)用 6
第2章 PCI局部總線信號定義 8
2.1 信號類型說明 8
2.2 PCI局部總線信號定義 9
2.2.1 系統(tǒng)信號定義 9
2.2.2 地址和數(shù)據(jù)信號 9
2.2.3 接口控制信號 10
2.2.4 仲裁信號 10
2.2.5 錯誤報告信號 11
2.2.6 中斷信號 12
2.2.7 附加信號 13
2.2.8 64位總線擴展信號 14
2.2.9 JTAG/邊界掃描信號 15
2.3 邊帶信號 16
2.4 中央資源功能 16
第3章 PCI局部總線的操作 17
3.1 總線命令 17
3.1.1 總線命令編碼 17
3.1.2 命令使用規(guī)則 23
3.2 PCI局部總線協(xié)議 25
3.2.1 PCI局部總線的交易控制 26
3.2.2 PCI局部總線的編址 26
3.2.3 字節(jié)校正和字節(jié)使能的用法 38
3.2.4 總線的驅(qū)動與過渡 40
3.2.5 交易順序與報告 41
3.2.6 組合. 合并與疊并 43
3.3 總線交易 45
3.3.1 總線上的讀交易 45
3.3.2 總線上的寫交易 49
3.3.3 交易的終止過程 53
3.4 PCI局部總線的仲裁 66
3.4.1 仲裁算法 67
3.4.2 公平仲裁舉例 68
3.4.3 雙主設(shè)備間的仲裁舉例 69
3.4.4 仲裁協(xié)議 71
3.4.5 快速背對背交易 73
3.4.6 仲裁的?？?75
3.5 PCI局部總線的訪問延遲 75
3.5.1 總線訪問延遲的概念 76
3.5.2 目標(biāo)延遲 76
3.5.3 主設(shè)備數(shù)據(jù)延遲 78
3.5.4 存儲器寫最大完成時間限制 78
3.5.5 仲裁延遲 79
3.6 PCI局部總線的其它操作 85
3.6.1 設(shè)備選擇 85
3.6.2 特殊周期 87
3.6.3 地址/數(shù)據(jù)的漸進 88
3.6.4 中斷應(yīng)答 90
3.7 糾錯功能 91
3.7.1 奇偶位的產(chǎn)生 91
3.7.2 奇偶校驗 92
3.7.3 地址奇偶錯誤 92
3.7.4 錯誤的報告 92
3.7.5 延遲交易與數(shù)據(jù)奇偶錯誤 94
3.7.6 錯誤恢復(fù) 95
3.8 PCI局部總線的64位擴展 96
3.8.1 64位數(shù)據(jù)傳送和64位尋址 96
3.8.2 64位擴展信號 97
3.8.3 在32位插入式連接器上的64位卡 97
3.8.4 64位擴展漂移的防止 97
3.8.5 64位數(shù)據(jù)傳送能力
99
3.8.6 64位尋址 105
3.8.7 64位奇偶校驗 109
第4章 PCI局部總線的電氣規(guī)范 110
4.1 概述 110
4.1.1 從5 V到3.3 V的過渡 110
4.1.2 動態(tài)與靜態(tài)驅(qū)動規(guī)范 111
4.2 PCI元件指標(biāo) 111
4.2.1 5 V信號環(huán)境下的指標(biāo) 112
4.2.2 3.3 V信號環(huán)境下的指標(biāo) 116
4.2.3 時間指標(biāo)
119
4.3 系統(tǒng) 母板 技術(shù)指標(biāo) 123
4.3.1 時鐘相位偏移 123
4.3.2 復(fù)位信號 123
4.3.3 上拉電阻 124
4.3.4 電源 125
4.3.5 系統(tǒng)時標(biāo)限制 126
4.3.6 系統(tǒng)的物理要求 128
4.3.7 連接器 128
4.4 擴展板技術(shù)指標(biāo) 131
4.4.1 擴展板上的引腳分配 131
4.4.2 電源要求 134
4.4.3 物理要求 134
第5章 PCI局部總線的機械特性 136
5.1 簡介 136
5.2 PCI擴展卡的物理尺寸及公差 139
5.2.1 連接器的物理描述 140
5.2.2 平面實現(xiàn) 146
第6章 配置空間 152
6.1 配置空間的組織 152
6.2 配置空間的功能 154
6.2.1 設(shè)備識別 154
6.2.2 設(shè)備的控制 160
6.2.3 設(shè)備狀態(tài)寄存器 162
6.2.4 其它頭標(biāo)區(qū)寄存器
163
6.2.5 基址寄存器 165
6.2.6 新能力 168
6.3 PCI擴展ROM 171
6.3.1 PCI擴展ROM的內(nèi)容 172
6.3.2 上電自測試 POST 代碼 173
6.3.3 PC兼容的擴展ROM 173
6.3.4 設(shè)備驅(qū)動程序 176
6.4 消息信號中斷 MSI 176
6.4.1 消息能力結(jié)構(gòu) 176
6.4.2 MSI操作 178
第7章 66 MHz PCI規(guī)范 180
7.1 設(shè)備實現(xiàn) 180
7.2 協(xié)議 181
7.3 電氣特性 181
7.3.1 信號環(huán)境 182
7.3.2 直流 DC 指標(biāo) 182
7.3.3 交流 AC 指標(biāo) 182
7.3.4 最大交流允許值與設(shè)備保護 183
7.3.5 時間指標(biāo) 183
7.4 系統(tǒng) 主板 技術(shù)指標(biāo) 186
7.4.1 時鐘誤差 186
7.4.2 復(fù)位信號 187
7.4.3 上拉電阻 187
7.4.4 電源 187
7.4.5 系統(tǒng)時標(biāo)限制
187
7.4.6 物理要求 189
7.4.7 連接器引腳排列 189
第8章 PCI BIOS 190
8.1 PCI BIOS的用途 190
8.2 支持的操作系統(tǒng)環(huán)境 190
8.2.1 BIOS的實現(xiàn)與調(diào)用規(guī)則 190
8.2.2 實模式 191
8.2.3 286保護模式 16∶16 192
8.2.4 386保護模式 32∶32 192
8.2.5 平模式 0∶32
193
8.3 確定系統(tǒng)是否實現(xiàn)32位BIOS 193
8.4 確定32位BIOS支持的服務(wù) 193
8.5 確定32位BIOS是否支持PCI BIOS服務(wù) 194
8.6 調(diào)用PCI BIOS 194
8.6.1 PCI BIOS的存在性 194
8.6.2 PCI 設(shè)備檢測 195
8.6.3 PCI 分類代碼檢測 195
8.6.4 特殊周期的產(chǎn)生 196
8.6.5 PCI中斷路由選項的獲得 196
8.6.6 PCI硬件中斷設(shè)置 197
8.6.7 讀配置字節(jié) 198
8.6.8 讀配置字 198
8.6.9 讀配置雙字 199
8.6.10 寫配置字節(jié) 199
8.6.11 寫配置字 199
8.6.12 寫配置雙字 200
第9章 PCI-PCI橋 201
9.1 采用PCI-PCI橋結(jié)構(gòu)的原因 201
9.2 基本術(shù)語 201
9.3 具有PCI-PCI橋的系統(tǒng)舉例 202
9.4 PCI-PCI橋的作用 204
9.4.1 橋的功能 204
9.4.2 橋?qū)偩€上交易的處理行為 205
9.5 橋配置寄存器 206
9.5.1 概述 206
9.5.2 頭標(biāo)類型寄存器 207
9.5.3 設(shè)備的識別 207
9.5.4 總線編號寄存器 208
9.5.5 命令寄存器 209
9.5.6 狀態(tài)寄存器 211
9.5.7 底板/槽編號寄存器
212
9.5.8 與地址譯碼相關(guān)的寄存器 213
9.5.9 Cache行容量寄存器 224
9.5.10 延遲定時寄存器
224
9.5.11 BIST寄存器
224
9.5.12 與中斷相關(guān)的寄存器 225
9.6 配置過程 225
9.6.1 總線編號分配 225
9.6.2 底板與槽編號分配 225
9.6.3 地址空間分配 232
9.6.4 IRQ分配 233
9.6.5 顯示配置 233
9.7 配置與特殊周期過濾 236
9.7.1 概述 236
9.7.2 特殊周期交易 237
9.7.3 類型1配置訪問 238
9.7.4 類型0配置訪問 238
9.8 中斷確認(rèn)處理 239
9.9 具有負(fù)向譯碼特征的PCI-PCI橋 239
9.10 復(fù)位 240
9.11 仲裁 240
9.12 中斷支持 240
9.12.1 使用中斷跟蹤的設(shè)備 240
9.12.2 使用MSI的設(shè)備 241
9.13 緩沖區(qū)管理 241
9.13.1 存儲器寫并無效命令的處理 242
9.13.2 關(guān)于報告寫緩沖區(qū)用法的規(guī)則 242
9.13.3 多數(shù)據(jù)期特殊周期請求 243
9.14 錯誤檢測與處理 243
9.14.1 簡介 243
9.14.2 地址期奇偶校驗錯的處理 243
9.14.3 讀數(shù)據(jù)期的奇偶校驗錯 244
9.14.4 寫數(shù)據(jù)期的奇偶校驗錯 245
9.14.5 主設(shè)備缺省的處理 249
9.14.6 目標(biāo)缺省的處理 250
9.14.7 放棄定時器時間溢出 250
9.14.8 在第二總線上處理SERR 251
附錄A PCI局部總線操作規(guī)則 252
附錄B 系統(tǒng)交易順序 256
附錄C 互斥訪問 262
參考文獻 267