VLSI設(shè)計基礎(chǔ)

第1章  VLSI設(shè)計基礎(chǔ)概述                  
 1.1  VLSI設(shè)計技術(shù)基礎(chǔ)與主流制造技術(shù)                  
 1.2  VLSI設(shè)計方法與設(shè)計技術(shù)                  
 1.3  新技術(shù)對VLSI的貢獻                  
 1.4  ASIC和VLSI                  
 1.5  SOC                  
 1.6  VLSI的版圖結(jié)構(gòu)和設(shè)計技術(shù)                  
 1.6.1  VLSI的版圖總體結(jié)構(gòu)                  
 1.6.2  VLSI版圖的內(nèi)部結(jié)構(gòu)                  
 第2章  MOS器件與工藝基礎(chǔ)                  
 2.1  MOS晶體管基礎(chǔ)                  
 2.1.1  MOS晶體管結(jié)構(gòu)及基本工作原理                  
 2.1.2  MOS晶體管的閾值電壓VT                  
 2.1.3  MOS晶體管的電流-電壓方程                  
 2.1.4  MOS晶體管的平方律轉(zhuǎn)移特性                  
 2.1.5  MOS晶體管的跨導(dǎo)gm                  
 2.1.6  MOS晶體管的直流導(dǎo)通電阻                  
 2.1.7  MOS晶體管的交流電阻                  
 2.1.8  MOS晶體管的最高工作頻率                  
 2.1.9  MOS晶體管的襯底偏置效應(yīng)                  
 2.1.10  CMOS結(jié)構(gòu)                  
 2.2  CMOS邏輯部件                  
 2.2.1  CMOS倒相器設(shè)計                  
 2.2.2  CMOS與非門和或非門的結(jié)構(gòu)及其等效倒相器設(shè)計方法                  
 2.2.3  其他CMOS邏輯門                  
 2.2.4  D觸發(fā)器                  
 2.2.5  內(nèi)部信號的分布式驅(qū)動結(jié)構(gòu)                  
 2.3  MOS集成電路工藝基礎(chǔ)                  
 2.3.1  基本的集成電路加工工藝                  
 2.3.2  CMOS工藝的主要流程                  
 2.3.3  Bi-CMOS工藝技術(shù)                  
 第3章  工藝與設(shè)計接口                  
 3.1  工藝對設(shè)計的制約與工藝抽象                  
 3.1.1  工藝對設(shè)計的制約                  
 3.1.2  工藝抽象                  
 3.2  設(shè)計規(guī)則                  
 3.2.1  幾何設(shè)計規(guī)則                  
 3.2.2  電學(xué)設(shè)計規(guī)則                  
 3.2.3  設(shè)計規(guī)則在VLSI設(shè)計中的應(yīng)用                  
 第4章  晶體管規(guī)則陣列設(shè)計技術(shù)                  
 4.1  晶體管陣列及其邏輯設(shè)計應(yīng)用                  
 4.1.1  全NMOS結(jié)構(gòu)ROM                  
 4.1.2  ROM版圖                  
 4.2  MOS晶體管開關(guān)邏輯                  
 4.2.1  開關(guān)邏輯                  
 4.2.2  棒狀圖                  
 4.3  PLA及其拓展結(jié)構(gòu)                  
 4.3.1  “與非-與非”陣列結(jié)構(gòu)                  
 4.3.2  “或非-或非”陣列結(jié)構(gòu)                  
 4.3.3  多級門陣列(MGA)                  
 4.4  門陣列                  
 4.4.1  門陣列單元                  
 4.4.2  整體結(jié)構(gòu)設(shè)計準(zhǔn)則                  
 4.4.3  門陣列在VLSI設(shè)計中的應(yīng)用形式                  
 4.5  晶體管規(guī)則陣列設(shè)計技術(shù)應(yīng)用                  
 第5章  單元庫設(shè)計技術(shù)                  
 5.1  單元庫概念                  
 5.2  標(biāo)準(zhǔn)單元設(shè)計技術(shù)                  
 5.2.1  標(biāo)準(zhǔn)單元描述                  
 5.2.2  標(biāo)準(zhǔn)單元庫設(shè)計                  
 5.2.3  輸入. 輸出單元（I/O PAD）                  
 5.3  積木塊設(shè)計技術(shù)                  
 5.4  單元庫技術(shù)的拓展                  
 第6章  微處理器                  
 6.1  系統(tǒng)結(jié)構(gòu)概述                  
 6.2  微處理器單元設(shè)計                  
 6.2.1  控制器單元                  
 6.2.2  算術(shù)邏輯單元（ALU）                  
 6.2.3  乘法器                  
 6.2.4  移位器                  
 6.2.5  寄存器                  
 6.2.6  堆棧                  
 6.3  存儲器組織                  
 6.3.1  存儲器組織結(jié)構(gòu)                  
 6.3.2  行譯碼器結(jié)構(gòu)                  
 6.3.3  列選擇電路結(jié)構(gòu)                  
 第7章  測試技術(shù)和可測試性設(shè)計                  
 7.1  VLSI可測試性的重要性                  
 7.2  測試基礎(chǔ)                  
 7.2.1  內(nèi)部節(jié)點測試方法的測試思想                  
 7.2.2  故障模型                  
 7.2.3  可測試性分析                  
 7.2.4  測試矢量生成                  
 7.3  可測試性設(shè)計                  
 7.3.1  分塊測試                  
 7.3.2  可測試性的改善設(shè)計                  
 7.3.3  內(nèi)建自測試技術(shù)                  
 7.3.4  掃描測試技術(shù)                  
 第8章  模擬單元與變換電路                  
 8.1  模擬集成電路中的基本元件                  
 8.1.1  電阻                  
 8.1.2  電容                  
 8.2  基本偏置電路                  
 8.2.1  電流偏置電路                  
 8.2.2  電壓偏置電路                  
 8.3  放大電路                  
 8.3.1  單級倒相放大器                  
 8.3.2  差分放大器                  
 8.3.3  源極跟隨器                  
 8.3.4  MOS輸出放大器                  
 8.4  運算放大器                  
 8.4.1  兩級CMOS運放                  
 8.4.2  CMOS共源-共柵（cascode）運放                  
 8.4.3  帶有推挽輸出級的運放                  
 8.4.4  采用襯底晶體管輸出級的運放                  
 8.5  電壓比較器                  
 8.5.1  電壓比較器的電壓傳輸特性                  
 8.5.2  差分電壓比較器                  
 8.5.3  兩級電壓比較器                  
 8.6  D/A. A/D變換電路                  
 8.6.1  D/A變換電路                  
 8.6.2  A/D變換電路                  
 8.7  模擬集成電路單元的版圖設(shè)計                  
 8.7.1  大尺寸MOS管的版圖設(shè)計                  
 8.7.2  器件的失配問題                  
 8.7.3  多層金屬版圖的互連問題                  
 第9章  VHDL和Verilog HDL                  
 9.1  硬件描述語言概述                  
 9.2  VHDL                  
 9.2.1  一些簡單的例子                  
 9.2.2  VHDL源程序的基本結(jié)構(gòu)                  
 9.2.3  VHDL的數(shù)據(jù)類型及運算操作符                  
 9.2.4  VHDL的主要描述語句                  
 9.2.5  仿真簡介                  
 9.3  Verilog HDL                  
 9.3.1  簡單的例子                  
 9.3.2  Verilog HDL源程序的基本結(jié)構(gòu)                  
 9.3.3  Verilog HDL中的數(shù)值. 數(shù)據(jù)類型和參數(shù)                  
 9.3.4  運算操作符                  
 9.3.5  Verilog HDL中的主要描述語句                  
 第10章  設(shè)計系統(tǒng)                  
 10.1  設(shè)計系統(tǒng)的組織                  
 10.1.1  管理和支持軟件模塊                  
 10.1.2  數(shù)據(jù)庫                  
 10.1.3  應(yīng)用軟件                  
 10.2  設(shè)計流程與軟件的應(yīng)用                  
 參考文獻