硬件描述語言Verilog

第1章  Verilog語言入門輔導(dǎo)                  
     1. 1  開始                  
     1. 1. 1  結(jié)構(gòu)描述                  
     1. 1. 2  模擬binaryToESeg驅(qū)動源                  
     1. 1. 3  為模塊建立端口                  
     1. 1. 4  為模塊建立測試臺                  
     1. 2  組合電路的行為建模                  
     1. 2. 1  過程模型                  
     1. 2. 2  綜合組合電路的規(guī)則                  
     1. 3  時鐘時序電路的行為建模                  
     1. 3. 1  建立有限狀態(tài)機(jī)模型                  
     1. 3. 2  綜合時序系統(tǒng)的規(guī)則                  
     1. 3. 3  非阻塞賦值(“＜＝”)                  
     1. 4  模塊的層次                  
     1. 4. 1  計(jì)數(shù)器                  
     1. 4. 2  系統(tǒng)時鐘                  
     1. 4. 3  將整個電路結(jié)合在一起                  
     1. 4. 4  將行為模塊和結(jié)構(gòu)模塊連接在一起                  
     1. 5  有限狀態(tài)機(jī)和數(shù)據(jù)通道                  
     1. 5. 1  簡單計(jì)算示例                  
     1. 5. 2  系統(tǒng)的數(shù)據(jù)通道                  
     1. 5. 3  數(shù)據(jù)通道功能模塊的細(xì)節(jié)                  
     1. 5. 4  用連線將數(shù)據(jù)通道連在一起                  
     1. 5. 5  FSM說明                  
     1. 6  周期精確的行為描述                  
     1. 6. 1  規(guī)范方法                  
     1. 6. 2  幾點(diǎn)注釋                  
     1. 7  賦值語句的總結(jié)                  
     1. 8  小結(jié)                  
     1. 9  練習(xí)                  
   第2章  行為建模                  
     2. 1  進(jìn)程模型                  
     2. 2  1f—Then—Else                  
     2. 2. 1  else如何與if語句配對                  
     2. 2. 2  條件操作符                  
     2. 3  循環(huán)語句                  
     2. 3. 1  四種基本循環(huán)語句                  
     2. 3. 2  循環(huán)的異常退出                  
     2. 4  多分支語句                  
     2. 4. 1  If—Else—If                  
     2. 4. 2  Case                  
     2. 4. 3  Case和If—Else—If的比較                  
     2. 4. 4  Casez和Casex                  
     2. 5  函數(shù)和任務(wù)                  
     2. 5. 1  任務(wù)                  
     2. 5. 2  函數(shù)                  
     2. 5. 3  結(jié)構(gòu)視域                  
     2. 6  作用域規(guī)則和層次名                  
     2. 6. 1  作用域規(guī)則                  
     2. 6. 2  層次名                  
     2. 7  小結(jié)                  
     2. 8  練習(xí)                  
   第3章  并發(fā)進(jìn)程                  
     3. 1  并發(fā)進(jìn)程                  
     3. 2  事件                  
     3. 2. 1  事件控制語句                  
     3. 2. 2  有名事件                  
     3. 3  等待語句                  
     3. 3. 1  一個完整的生產(chǎn)者和消費(fèi)者握手示例                  
     3. 3. 2  Wait語句和While語句的對比                  
     3. 3. 3  Wait語句和事件控制語句的比較                  
     3. 4  并發(fā)進(jìn)程示例                  
     3. 5  簡單流水線處理器                  
     3. 5. 1  基本處理器                  
     3. 5. 2  流水線之間的同步                  
     3. 6  有名塊的終止                  
     3. 7  賦值語句內(nèi)部控制和定時事件                  
     3. 8  過程持續(xù)賦值                  
     3. 9  順序模塊和并行模塊                  
     3. 10  練習(xí)                  
   第4章  邏輯級建模                  
     4. 1  引言                  
     4. 2  邏輯門與線網(wǎng)                  
     4. 2. 1  用基元邏輯門建模                  
     4. 2. 2  四級邏輯值                  
     4. 2. 3  線網(wǎng)                  
     4. 2. 4  模塊例示與端口規(guī)范                  
     4. 2. 5  有關(guān)邏輯級的一個示例                  
     4. 3  示例數(shù)組                  
     4. 4  持續(xù)賦值                  
     4. 4. 1  組合電路的行為建模                  
     4. 4. 2  線網(wǎng)與持續(xù)賦值語句聲明                  
     4. 5  參數(shù)化定義                  
     4. 6  行為級／結(jié)構(gòu)級的混合示例                  
     4. 7  邏輯延遲建模                  
     4. 7. 1  門級建模示例                  
     4. 7. 2  門和線網(wǎng)延遲                  
     4. 7. 3  時間單位的規(guī)定                  
     4. 7. 4  最小延遲. 典型延遲和最大延遲                  
     4. 8  模塊中的延遲路徑                  
     4. 9  小結(jié)                  
     4. 10  練習(xí)                  
   第5章  高級時序                  
     5. 1  Verilog時序模型                  
     5. 2  模擬器的基本模型                  
     5. 2. 1  門級模擬                  
     5. 2. 2  更通用的模型                  
     5. 2. 3  行為級模型的調(diào)度                  
     5. 3  模擬算法的不確定行為                  
     5. 3. 1  臨近不確定區(qū)                  
     5. 3. 2  Verilog是一種并發(fā)語言                  
     5. 4  非阻塞過程賦值語句                  
     5. 4. 1  阻塞和非阻塞賦值的比較                  
     5. 4. 2  非阻塞賦值的一般用法                  
     5. 4. 3  事件驅(qū)動調(diào)度算法的擴(kuò)展                  
     5. 4. 4  非阻塞賦值的舉例分析                  
     5. 5  小結(jié)                  
     5. 6  練習(xí)題                  
   第6章  邏輯綜臺                  
     6. 1  綜合概述                  
     6. 1. 1  寄存器傳輸級系統(tǒng)                  
     6. 1. 2  限制聲明                  
     6. 2  使用門和持續(xù)賦值的組合邏輯                  
     6. 3  用來說明組合邏輯的過程語句                  
     6. 3. 1  基礎(chǔ)                  
     6. 3. 2  復(fù)雜形式——推斷出的鎖存器                  
     6. 3. 3  說明無關(guān)項(xiàng)                  
     6. 3. 4  過程循環(huán)結(jié)構(gòu)                  
     6. 4  時序元件的推斷                  
     6. 4. 1  鎖存器的推斷                  
     6. 4. 2  觸發(fā)器的推斷                  
     6. 4. 3  小結(jié)                  
     6. 5  三態(tài)器件的推斷                  
     6. 6  有限狀態(tài)機(jī)的描述                  
     6. 6. 1  有限狀態(tài)機(jī)的示例                  
     6. 6. 2  FSM說明的另一種方式                  
     6. 7  邏輯綜合的總結(jié)                  
     6. 8  習(xí)題                  
   第7章  行為綜臺                  
     7. 1  行為綜合的介紹                  
     7. 2  周期精確的說明                  
     7. 2. 1  always塊的輸入和輸出                  
     7. 2. 2  always塊的輸入和輸出關(guān)系                   
     7. 2. 3  復(fù)位功能說明                  
     7. 3  米利／摩爾機(jī)的說明                  
     7. 3. 1  復(fù)雜控制的說明                  
     7. 3. 2  數(shù)據(jù)與控制路徑的折中                  
     7. 4  小結(jié)                  
   第8章  用戶定義的基元                  
     8. 1  組合基元                  
     8. 1. 1  用戶定義基元的基本特征                  
     8. 1. 2  組合邏輯電路的描述                  
     8. 2  時序基元                  
     8. 2. 1  電平敏感的基元                  
     8. 2. 2  邊沿敏感的基元                  
     8. 3  速記表示法                  
     8. 4  電平敏感與邊沿敏感混合的基元                  
     8. 5  小結(jié)                  
     8. 6  練習(xí)                  
   第9章  開關(guān)級建模                  
     9. 1  動態(tài)MOS移位寄存器示例                  
     9. 2  開關(guān)級建模                  
     9. 2. 1  強(qiáng)度建模                  
     9. 2. 2  強(qiáng)度的定義                  
     9. 2. 3  使用強(qiáng)度的示例                  
     9. 2. 4  電阻型MOS門                  
     9. 3  二義性強(qiáng)度                  
     9. 3. 1  二義性強(qiáng)度的說明                  
     9. 3. 2  基本計(jì)算                  
     9. 4  miniSim示例                  
     9. 4. 1  概述                  
     9. 4. 2  miniSim的源碼                  
     9. 4. 3  模擬結(jié)果                  
     9. 5  小結(jié)                  
     9. 6  練習(xí)                  
   第10章  工程項(xiàng)目                  
     10. 1  建立功耗模型                  
     l0. 1. 1  對功耗進(jìn)行建模                  
     10. 1. 2  需要做什么                  
     10. 1. 3  步驟                  
     10. 2  軟盤控制器                  
     10. 2. 1  介紹                  
     10. 2. 2  磁盤格式                  
     10. 2. 3  功能描述                  
     10. 2. 4  真實(shí)設(shè)備                  
     10. 2. 5  你一直想知道的有關(guān)CRC的各種情況                  
     10. 2. 6  起支持作用的Verilog模塊                  
   附錄A  學(xué)習(xí)指南                  
     A. 1  結(jié)構(gòu)描述                  
     A. 2  測試臺模塊                  
     A. 3  使用always的組合電路                  
     A. 4  時序電路                  
     A. 5  層次化描述                  
     A. 6  有限狀態(tài)機(jī)和數(shù)據(jù)通道                  
     A. 7  周期精確描述                  
   附錄B  詞法                  
     B. 1  空白符和注釋                  
     B. 2  操作符                  
     B. 3  數(shù)字                  
     B. 4  字符串                  
     B. 5  標(biāo)識符. 系統(tǒng)名和關(guān)鍵字                   
   附錄C  Verilog操作符                  
     C. 1  操作符表                  
     C. 2  操作符優(yōu)先級                  
     C. 3  操作符真值表                  
     C. 4  表達(dá)式的位數(shù)                  
   附錄D  Verilog門類型                  
     D. 1  邏輯門                  
     D. 2  BUF和NOT門                  
     D. 3  BUFIF和NOTIF門                  
     D. 4  MOS門                  
     D. 5  雙向門                  
     D. 6  CMOS門                  
     D. 7  Pullup和Pulldown門                  
   附錄E  寄存器. 存儲器. 整數(shù)和時間                  
     E. 1  寄存器                  
     E. 2  存儲器                  
     E. 3  整數(shù)和時間                  
   附錄F  系統(tǒng)任務(wù)和函數(shù)                  
     F. 1  Display和Write任務(wù)                  
     F. 2  持續(xù)監(jiān)視                  
     F. 3  選通監(jiān)視                  
     F. 4  文件輸出                  
     F. 5  模擬時間                  
     F. 6  停止和完成                  
     F. 7  隨機(jī)函數(shù)                  
     F. 8  從磁盤文件讀數(shù)據(jù)                  
   附錄G  形式化語法定義                  
     G. 1  形式化語法規(guī)范指南                  
     G. 2  源文本                  
     G. 3  聲明                  
     G. 4  基元示例                  
     G. 5  模塊例示                  
     G. 6  UDP的聲明和例示                  
     G. 7  行為語句                  
     G. 8  Specify部分                  
     G. 9  表達(dá)式                  
     G. 10  通用說明