NAND閃存技術(shù)

目 錄
譯者序
原書序
原書前言
致謝
作者簡介
第1章　引言1
1.1　背景1
1.2　概述6
參考文獻8
第2章　NAND閃存原理14
2.1　NAND閃存器件與結(jié)構(gòu)14
2.1.1　NAND閃存單元結(jié)構(gòu)14
2.1.2　外圍器件16
2.2　單元操作17
2.2.1　讀操作17
2.2.2　編程和擦除操作18
2.2.3　編程和擦除的動力學(xué)過程23
2.2.4　編程升壓操作26
2.3　多電平單元（MLC）28
2.3.1　單元閾值電壓設(shè)置28
參考文獻29
第3章　NAND閃存器件31
3.1　引言31
3.2　LOCOS單元33
3.2.1　常規(guī)LOCOS單元33
3.2.2　先進LOCOS單元34
3.2.3　隔離技術(shù)35
3.2.4　可靠性38
3.3　帶浮柵翼的自對準STI單元40
3.3.1　自對準STI單元結(jié)構(gòu)40
3.3.2　制備工藝流程40
3.3.3　帶浮柵翼的自對準STI單元的特性44
3.3.4　外圍器件特性47
3.4　無浮柵翼的自對準STI單元49
3.4.1　自對準STI單元結(jié)構(gòu)49
3.4.2　制備工藝流程51
3.4.3　STI技術(shù)52
3.4.4　自對準STI單元的特性53
3.5　平面浮柵單元55
3.5.1　結(jié)構(gòu)優(yōu)勢55
3.5.2　電學(xué)特性56
3.6　側(cè)壁傳輸晶體管（SWATT）單元58
3.6.1　SWATT單元概念58
3.6.2　制備工藝60
3.6.3　電學(xué)特性62
3.7　NAND閃存的先進技術(shù)65
3.7.1　虛擬字線65
3.7.2　p型浮柵69
參考文獻75
第4章　多電平單元的先進操作79
4.1　引言79
4.2　緊湊Vth分布寬度的編程操作79
4.2.1　單元Vth設(shè)置79
4.2.2　增量步進脈沖編程（ISPP）81
4.2.3　逐位驗證操作83
4.2.4　兩步驗證方案84
4.2.5　頁編程中的偽通過方案86
4.3　頁編程序列88
4.3.1　原始頁編程方案88
4.3.2　新的頁編程方案（一）90
4.3.3　新的頁編程方案（二）92
4.3.4　全位線（ABL）架構(gòu)93
4.4　TLC（3比特位/單元）95
4.5　QLC（4比特位/單元）99
4.6　三電平（1.5比特位/單元）NAND閃存101
4.7　移動讀算法103
參考文獻104
第5章　NAND閃存單元微縮面臨的挑戰(zhàn)109
5.1　引言109
5.2　讀窗口裕度（RWM）110
5.2.1　RWM的假設(shè)條件110
5.2.2　編程態(tài)Vth分布寬度114
5.2.3　Vth窗口116
5.2.4　RWM118
5.2.5　RWM中Vth設(shè)置的依賴性118
5.3　浮柵電容耦合干擾119
5.3.1　浮柵電容耦合干擾模型120
5.3.2　溝道直接耦合122
5.3.3　源漏耦合124
5.3.4　空氣隙和低k材料126
5.4　編程電子注入展寬（EIS）129
5.4.1　編程EIS理論129
5.4.2　浮柵低摻雜效應(yīng)133
5.5　隨機電報信號噪聲（RTN）136
5.5.1　閃存單元中的RTN136
5.5.2　RTN的微縮趨勢139
5.6　單元結(jié)構(gòu)挑戰(zhàn)143
5.7　高場限制144
5.8　少電子現(xiàn)象147
5.9　光刻工藝限制149
5.10　變化性效應(yīng)151
5.11　微縮對數(shù)據(jù)保持的影響153
5.12　小結(jié)155
參考文獻156
第6章　NAND閃存的可靠性163
6.1　引言163
6.2　編程/擦除循環(huán)耐久和數(shù)據(jù)保持165
6.2.1　編程/擦除方案165
6.2.2　編程/擦除循環(huán)耐久167
6.2.3　數(shù)據(jù)保持特性169
6.3　編程/擦除循環(huán)耐久和數(shù)據(jù)保持的特性分析175
6.3.1　編程/擦除循環(huán)退化175
6.3.2　應(yīng)力誘導(dǎo)漏電流（SILC）180
6.3.3　NAND閃存產(chǎn)品中的數(shù)據(jù)保持183
6.3.4　分散式循環(huán)測試185
6.4　讀干擾187
6.4.1　編程/擦除方案的依賴性187
6.4.2　脫阱和SILC191
6.4.3　NAND閃存產(chǎn)品中的讀干擾194
6.4.4　讀干擾中的熱載流子注入機制196
6.5　編程干擾198
6.5.1　自升壓模型198
6.5.2　熱載流子注入機制202
6.5.3　溝道耦合206
6.6　不穩(wěn)定的過度編程208
6.7　閾值電壓的負向偏移現(xiàn)象211
6.7.1　背景和實驗211
6.7.2　閾值電壓負向偏移212
6.7.3　編程速度和受害單元的閾值電壓依賴性213
6.7.4　編程條件下的載流子分離217
6.7.5　模型219
6.8　小結(jié)220
參考文獻222
第7章　3D NAND閃存單元229
7.1　背景229
7.2　BiCS/P-BiCS231
7.2.1　BiCS的概念231
7.2.2　BiCS制備工藝流程233
7.2.3　電學(xué)特性234
7.2.4　管形BiCS239
7.3　TCAT/V-NAND243
7.3.1　TCAT結(jié)構(gòu)和制備工藝流程243
7.3.2　電學(xué)特性246
7.3.3　128Gbit MLC NAND閃存247
7.3.4　128Gbit TLC V-NAND閃存249
7.4　SMArT251
7.4.1　SMArT結(jié)構(gòu)的先進性251
7.4.2　電學(xué)特性253
7.5　VG-NAND254
7.5.1　VG-NAND的結(jié)構(gòu)和制備工藝流程254
7.5.2　電學(xué)特性256
7.6　DC-SF單元259
7.6.1　電荷陷阱型3D單元的問題259
7.6.2　DC-SF NAND閃存單元259
7.6.3　結(jié)果和討論264
7.6.4　微縮能力266
7.7　先進DC-SF單元267
7.7.1　DC-SF單元上的改進267
7.7.2　MCGL工藝268
7.7.3　新的讀方案268
7.7.4　新的編程方案274
7.7.5　可靠性276
參考文獻277
第8章　3D NAND閃存面臨的挑戰(zhàn)282
8.1　引言282
8.2　3D NAND單元的比較283
8.3　數(shù)據(jù)保持286
8.3.1　快速初始電荷損失286
8.3.2　溫度依賴性288
8.4　編程干擾289
8.4.1　新的編程干擾模式289
8.4.2　編程干擾的分析290
8.5　字線RC延遲295
8.6　單元電路波動297
8.6.1　傳導(dǎo)機理297
8.6.2　VG依賴性301
8.6.3　RTN303
8.6.4　“通心粉”溝道的背端陷阱305
8.6.5　激光熱退火309
8.7　堆疊單元數(shù)量310
8.8　陣列下外圍電路312
8.9　功耗314
8.10　3D NA