數(shù)字電路與邏輯設(shè)計（微課版）

目錄
第　1章 基礎(chǔ)知識　1
1.1　芯片與數(shù)字電路　1
1.2.1　數(shù)字信號與系統(tǒng)　1
1.2.2　數(shù)字電路　3
1.2　數(shù)制及其轉(zhuǎn)換　5
1.2.1　數(shù)制　5
1.2.2　數(shù)制間的相互轉(zhuǎn)換　7
1.3　二進制數(shù)的算術(shù)運算　10
1.3.1　無符號二進制數(shù)的算術(shù)運算　11
1.3.2　帶符號二進制數(shù)的算術(shù)運算　11
1.4　幾種常用的代碼　14
1.4.1　十進制數(shù)的二進制代碼　14
1.4.2　可靠性代碼　16
1.4.3　ASCII碼　18
習題1　19

第　2章 邏輯代數(shù)基礎(chǔ)　21
2.1　邏輯代數(shù)概述　21
2.2　邏輯運算　22
2.2.1　基本邏輯運算　22
2.2.2　復(fù)合邏輯關(guān)系　24
2.2.3　邏輯運算的邏輯符號及優(yōu)先級別　26
2.2.4　正邏輯和負邏輯　27
2.3　邏輯代數(shù)的基本定理、常用公式和規(guī)則　29
2.3.1.　基本定理　29
2.3.2.　常用公式　29
2.3.3.　重要規(guī)則　30
2.4　邏輯函數(shù)　32
2.4.1.　邏輯函數(shù)概述　32
2.4.2.　邏輯函數(shù)表達式的基本形式　41
2.4.3.　邏輯函數(shù)表達式的標準形式　44
2.4.4.　邏輯函數(shù)表達式轉(zhuǎn)換為標準表達式　48
2.5　邏輯函數(shù)化簡　51
2.5.1.　代數(shù)化簡法　52
2.5.2.　卡諾圖化簡法　58
2.5.3.　列表化簡法　71
習題2　77

第3章　半導(dǎo)體與集成門電路　82
3.1　電路基本理論　82
3.1.1　庫侖定律　82
3.1.2　歐姆定律　83
3.1.3　基爾霍夫定律　83
3.2　半導(dǎo)體材料的物理學(xué)原理　83
3.2.1　半導(dǎo)體原子結(jié)構(gòu)　84
3.2.2　半導(dǎo)體材料　88
3.3　半導(dǎo)體二極管　94
3.3.1　靜態(tài)開關(guān)特性　94
3.3.2　動態(tài)開關(guān)特性　96
3.4　雙極結(jié)型晶體管　97
3.4.1　BJT的組成結(jié)構(gòu)　98
3.4.2　工作原理　99
3.4.3　靜態(tài)特性　102
3.4.4　動態(tài)特性　104
3.5　場效應(yīng)管　105
3.5.1　場效應(yīng)　106
3.5.2　FET結(jié)構(gòu)與分類　107
3.5.3　MOSFET的特性與工作原理　108
3.5.4　MOSFET的靜態(tài)開關(guān)特性　110
3.6　邏輯門電路　112
3.6.1　簡單邏輯門電路　112
3.6.2　TTL集成邏輯門電路　116
3.6.3　CMOS集成邏輯門電路　129
習題3　133

第4章　組合邏輯電路　136
4.1　組合邏輯電路概述　136
4.2　小規(guī)模組合邏輯電路分析　137
4.2.1　小規(guī)模組合邏輯電路的分析方法與步驟　137
4.2.2　分析舉例　138
4.3　小規(guī)模組合邏輯電路的設(shè)計　141
4.3.1　小規(guī)模組合邏輯電路的設(shè)計步驟　142
4.3.2　小規(guī)模組合邏輯電路設(shè)計舉例　144
4.4　常用的中規(guī)模組合邏輯電路　151
4.4.1　加法器　151
4.4.2　編碼器　155
4.4.3　譯碼器　161
4.4.4　多路選擇器　168
4.4.5　多路分配器　171
4.4.6　數(shù)值比較器　173
4.5　中規(guī)模組合邏輯電路的分析和設(shè)計　177
4.5.1　中規(guī)模組合邏輯電路的分析　178
4.5.2　中規(guī)模組合邏輯電路的設(shè)計　181
4.6　組合邏輯電路的險象　189
4.6.1　險象的產(chǎn)生　190
4.6.2　險象的判斷　193
4.6.3　險象的消除　195
習題4　198

第5章　觸發(fā)器　201
5.1　觸發(fā)器概述　201
5.1.1　觸發(fā)器的概念及特點　201
5.1.2　觸發(fā)器的功能描述方法　202
5.2　基本RS觸發(fā)器　204
5.2.1　與非門構(gòu)成的基本RS觸發(fā)器　205
5.2.2　或門構(gòu)成的基本RS觸發(fā)器　209
5.2.3　基本RS觸發(fā)器的用途　211
5.3　同步觸發(fā)器　212
5.3.1　鐘控RS觸發(fā)器　213
5.3.2　鐘控D觸發(fā)器　216
5.3.3　鐘控JK觸發(fā)　218
5.3.4　鐘控T觸發(fā)器　221
5.3.5　同步觸發(fā)器的空翻現(xiàn)象　222
5.4　主從觸發(fā)器　223
5.4.1　主從RS觸發(fā)器　224
5.4.2　主從JK觸發(fā)器　226
5.5　邊沿觸發(fā)器　229
5.5.1　維持-阻塞D觸發(fā)器　229
5.5.2　邊沿JK觸發(fā)器　234
5.6　觸發(fā)器的電氣特性　236
習題5　239

第6章　時序邏輯電路　243
6.1　概述　243
6.1.1　時序邏輯電路的結(jié)構(gòu)　243
6.1.2　時序邏輯電路的描述方法　245
6.2　小規(guī)模時序邏輯電路的分析　247
6.2.1　分析方法和步驟　248
6.2.2　同步時序邏輯電路的分析　249
6.2.3　脈沖異步時序邏輯電路的分析　258
6.3　小規(guī)模時序邏輯電路的設(shè)計方法　265
6.3.1　小規(guī)模時序邏輯電路的設(shè)計步驟　265
6.3.2　小規(guī)模同步時序邏輯電路設(shè)計舉例　279
6.3.3　小規(guī)模異步時序邏輯電路設(shè)計舉例　291
6.4　常用的中規(guī)模時序邏輯電路　301
6.4.1　集成計數(shù)器　301
6.4.2　寄存器　310
6.5　中規(guī)模時序邏輯電路的分析與設(shè)計　313
6.5.1　中規(guī)模時序邏輯電路的分析　313
6.5.2　中規(guī)模時序邏輯電路的設(shè)計　317
6.6　電平異步時序邏輯電路　324
6.6.1　電平異步時序邏輯電路概述　325
6.6.2　電平異步時序邏輯電路的分析　327
6.6.3　電平異步時序邏輯電路的競爭　329
習題6　331

第7章　脈沖信號產(chǎn)生與變換電路　336
7.1　概述　336
7.2　施密特觸發(fā)器　337
7.2.1　邏輯門構(gòu)成施密特觸發(fā)器　338
7.2.2　集成施密特觸發(fā)器　340
7.2.3　施密特觸發(fā)器的應(yīng)用　341
7.3　單穩(wěn)態(tài)觸發(fā)器　343
7.3.1　門電路與RC元件構(gòu)成單穩(wěn)態(tài)觸發(fā)器　343
7.3.2　集成單穩(wěn)態(tài)觸發(fā)器　347
7.3.3　單穩(wěn)態(tài)觸發(fā)器的應(yīng)用　350
7.4　多諧振蕩器　351
7.4.1　門電路構(gòu)成多諧振蕩器　351
7.4.2　施密特觸發(fā)器構(gòu)成多諧振蕩器　353
7.4.3　石英晶體振蕩器　354
7.5　定時器555　356
7.5.1定時器555的電路結(jié)構(gòu)和邏輯功能　356
7.5.2　定時器555構(gòu)成單穩(wěn)態(tài)觸發(fā)器　359
7.5.3　定時器555構(gòu)成施密特觸發(fā)器　360
7.5.4　定時器555構(gòu)成多諧振蕩器　362
7.33　用5G555構(gòu)成的多諧振蕩器電路及其工作波形圖　362
習題7　364

第8章　數(shù)/模與模/數(shù)轉(zhuǎn)換電路　367
8.1　概述　367
8.2　數(shù)/模轉(zhuǎn)換器　368
8.2.1　典型DAC　369
電路的輸出電壓vo為　372
8.2.2　DAC的主要技術(shù)參數(shù)　373
8.2.3　集成DAC　374
8.3　模/數(shù)轉(zhuǎn)換器　377
8.3.1　模/數(shù)轉(zhuǎn)換的基本原理　377
8.3.2　典型ADC　379
8.3.3　ADC的主要技術(shù)參數(shù)　384
8.3.4　集成ADC　385
習題8　387

第9章　可編程邏輯器件　389
9.1　PLD概述　389
9.1.1　PLD的發(fā)展　389
9.1.2　PLD的一般結(jié)構(gòu)　390
9.1.3　PLD電路表示法　390
9.2　低密度可編程邏輯器件　392
1.　可編程只讀存儲器　392
2.　可編程邏輯陣列PLA　393
3.　可編程陣列邏輯 PAL　394
4.　通用陣列邏輯 GAL　394
9.3　復(fù)雜可編程邏輯器件CPLD　394
9.3.1　CPLD簡介　394
9.3.2　CPLD典型器件　395
9.4　現(xiàn)場可編程門陣列FPGA　401
9.4.1　FPGA簡介　401
9.4.2　Xilinx FPGA典型器件　403
9.4.3　FPGA設(shè)計流程　409
9.5　FPGA和CPLD對比　413
9.6　Vivado開發(fā)環(huán)境及設(shè)計流程　414
9.6.1　Vivado設(shè)計套件簡介　414
9.6.2　Vivado設(shè)計套件中的FPGA設(shè)計流程　416
習題9　420