Verilog HDL與CPLD/FPGA項目開發(fā)教程（第3版）

　　本書按照基于工作過程的以“項目”為載體的教學模式的思路進行編寫，項目載體來源于企業(yè)，“項目”選取以具有直觀、生動、有趣、實用為原則，并遵循有易到難、有簡單到綜合的學習規(guī)律。本書的上篇，主要是以入門為主，以簡單、有趣的案例將讀者引入門，Verilog HDL的基本語法知識基本上都分解到項目任務中去。下篇均以單元項目和綜合項目為載體，側重基于Verilog HDL的電子系統(tǒng)的設計方法和編程能力的鍛煉，并將理論與實際應用密切相結合，加強學生動手編程能力的培養(yǎng)，充分利用項目載體來學習Verilog HDL，從而掌握可編程邏輯器件開發(fā)技術。

　　聶章龍，常州信息職業(yè)技術學院教授。研究方向：嵌入式技術。2016年江蘇省“333高層次人才培養(yǎng)工程”第三層次培養(yǎng)對象，江蘇省2012年度高校“青藍工程”優(yōu)秀青年骨干教師培養(yǎng)對象，2014年江蘇省經(jīng)信委委屬院校教學名師，2017年江蘇省經(jīng)信委委屬院校優(yōu)秀教學團隊帶頭人。曾主持6項市級以上教改課題，主編江蘇省高等學校精品教材1部，主編江蘇省高等學校重點教材1部，出版專著1部，以第一作者發(fā)表教學科研論文20多篇，其中SCI收錄2篇，EI收錄3篇，中文核心期刊3篇，授權國家專利20多件。指導學生獲省級以上獎項40多項。主要擔任《可編程邏輯器件開應用》、《智能電子產(chǎn)品綜合項目實踐》等課程的教學工作。