計(jì)算機(jī)組成原理（第六版）

目錄
第1章 計(jì)算機(jī)系統(tǒng)概論 1
1.1 計(jì)算機(jī)的分類(lèi) 1
1.2 計(jì)算機(jī)的發(fā)展簡(jiǎn)史 2
1.2.1 計(jì)算機(jī)的五代變化 2
1.2.2 半導(dǎo)體存儲(chǔ)器的發(fā)展 3
1.2.3 微處理器的發(fā)展 3
1.2.4 計(jì)算機(jī)的性能指標(biāo) 5
1.3 計(jì)算機(jī)的硬件 6
1.3.1 硬件組成要素 6
1.3.2 運(yùn)算器 8
1.3.3 存儲(chǔ)器 8
1.3.4 控制器 9
1.3.5 適配器與輸入/輸出設(shè)備 11
1.4 計(jì)算機(jī)的軟件 12
1.4.1 軟件的組成與分類(lèi) 12
1.4.2 軟件的發(fā)展演變 12
1.5 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu) 14
1.5.1 多級(jí)組成的計(jì)算機(jī)系統(tǒng) 14
1.5.2 軟件與硬件的邏輯等價(jià)性 15
本章小結(jié) 15
習(xí)題 16
第2章 運(yùn)算方法和運(yùn)算器 17
2.1 數(shù)據(jù)與文字的表示方法 17
2.1.1 數(shù)據(jù)格式 17
2.1.2 數(shù)的機(jī)器碼表示 19
2.1.3 字符與字符串的表示方法 24
2.1.4 漢字的表示方法 26
2.1.5 校驗(yàn)碼 27
2.2 定點(diǎn)加法、減法運(yùn)算 27
2.2.1 補(bǔ)碼加法 27
2.2.2 補(bǔ)碼減法 29
2.2.3 溢出概念與檢測(cè)方法 30
2.2.4 基本的二進(jìn)制加法/減法器 31
2.3 定點(diǎn)乘法運(yùn)算 33
2.4 定點(diǎn)除法運(yùn)算 38
2.4.1 原碼除法算法原理 38
2.4.2 并行除法器 39
2.5 定點(diǎn)運(yùn)算器的組成 43
2.5.1 邏輯運(yùn)算 43
2.5.2 多功能算術(shù)/邏輯運(yùn)算單元 45
2.5.3 內(nèi)部總線(xiàn) 49
2.5.4 定點(diǎn)運(yùn)算器的基本結(jié)構(gòu) 49
2.6 浮點(diǎn)運(yùn)算方法和浮點(diǎn)運(yùn)算器 51
2.6.1 浮點(diǎn)加法、減法運(yùn)算 51
2.6.2 浮點(diǎn)乘法、除法運(yùn)算 55
2.6.3 浮點(diǎn)運(yùn)算流水線(xiàn) 57
本章小結(jié) 60
習(xí)題 60
第3章 存儲(chǔ)系統(tǒng) 62
3.1 存儲(chǔ)系統(tǒng)概述 62
3.1.1 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu) 62
3.1.2 存儲(chǔ)器的分類(lèi) 63
3.1.3 存儲(chǔ)器的編址和端模式 64
3.1.4 存儲(chǔ)器的技術(shù)指標(biāo) 65
3.2 靜態(tài)隨機(jī)存取存儲(chǔ)器 65
3.2.1 基本的靜態(tài)存儲(chǔ)元陣列 66
3.2.2 基本的SRAM邏輯結(jié)構(gòu) 66
3.2.3 SRAM讀/寫(xiě)時(shí)序 67
3.2.4 存儲(chǔ)器容量的擴(kuò)充 68
3.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 69
3.3.1 DRAM存儲(chǔ)元的工作原理 69
3.3.2 DRAM芯片的邏輯結(jié)構(gòu) 70
3.3.3 DRAM讀/寫(xiě)時(shí)序 71
3.3.4 DRAM的刷新操作 71
3.3.5 突發(fā)傳輸模式 72
3.3.6 同步DRAM(SDRAM) 72
3.3.7 雙倍數(shù)據(jù)率SDRAM(DDR SDRAM) 76
3.3.8 DRAM讀/寫(xiě)校驗(yàn) 76
3.3.9 CDRAM 77
3.4 只讀存儲(chǔ)器 79
3.4.1 只讀存儲(chǔ)器概述 79
3.4.2 NOR閃存 81
3.5 并行存儲(chǔ)器 86
3.5.1 雙端口存儲(chǔ)器 86
3.5.2 多模塊交叉存儲(chǔ)器 88
3.6 cache存儲(chǔ)器 92
3.6.1 cache基本原理 92
3.6.2 主存與cache的地址映射 94
3.6.3 cache的替換策略 100
3.6.4 cache的寫(xiě)操作策略 101
3.6.5 Pentium 4的cache組織 102
3.6.6 使用多級(jí)cache減少缺失損失 103
3.7 虛擬存儲(chǔ)器 103
3.7.1 虛擬存儲(chǔ)器的基本概念 103
3.7.2 頁(yè)式虛擬存儲(chǔ)器 105
3.7.3 段式虛擬存儲(chǔ)器和段頁(yè)式虛擬存儲(chǔ)器 108
3.7.4 虛存的替換算法 110
3.7.5 存儲(chǔ)管理部件 111
3.8 奔騰系列機(jī)的虛存組織 111
3.8.1 存儲(chǔ)器模型 112
3.8.2 虛地址模式 112
3.8.3 分頁(yè)模式下的地址轉(zhuǎn)換 113
本章小結(jié) 114
習(xí)題 115
第4章 指令系統(tǒng) 118
4.1 指令系統(tǒng)的發(fā)展與性能要求 118
4.1.1 指令系統(tǒng)的發(fā)展 118
4.1.2 指令系統(tǒng)的性能要求 119
4.1.3 低級(jí)語(yǔ)言與硬件結(jié)構(gòu)的關(guān)系 119
4.2 指令格式 120
4.2.1 操作碼 120
4.2.2 地址碼 121
4.2.3 指令字長(zhǎng)度 122
4.2.4 指令助記符 123
4.2.5 指令格式舉例 124
4.3 操作數(shù)類(lèi)型 127
4.3.1 一般的數(shù)據(jù)類(lèi)型 127
4.3.2 Pentium數(shù)據(jù)類(lèi)型 127
4.3.3 Power PC數(shù)據(jù)類(lèi)型 128
4.4 指令和數(shù)據(jù)的尋址方式 128
4.4.1 指令的尋址方式 128
4.4.2 操作數(shù)基本尋址方式 129
4.4.3 尋址方式舉例 133
4.5 典型指令 135
4.5.1 指令的分類(lèi) 135
4.5.2 基本指令系統(tǒng)的操作 137
4.5.3 RISC指令系統(tǒng) 138
4.6 ARM匯編語(yǔ)言 140
本章小結(jié) 142
習(xí)題 143
第5章 中央處理器 145
5.1 CPU的功能和組成 145
5.1.1 CPU的功能 145
5.1.2 CPU的基本組成 145
5.1.3 CPU中的主要寄存器 146
5.1.4 操作控制器與時(shí)序產(chǎn)生器 148
5.2 指令周期 148
5.2.1 指令周期的基本概念 148
5.2.2 MOV指令的指令周期 150
5.2.3 LAD指令的指令周期 152
5.2.4 ADD指令的指令周期 153
5.2.5 STO指令的指令周期 154
5.2.6 JMP指令的指令周期 155
5.2.7 用方框圖語(yǔ)言表示指令周期 157
5.3 時(shí)序產(chǎn)生器和控制方式 159
5.3.1 時(shí)序信號(hào)的作用和體制 159
5.3.2 時(shí)序信號(hào)產(chǎn)生器 160
5.3.3 控制方式 162
5.4 微程序控制器 163
5.4.1 微程序控制原理 163
5.4.2 微程序設(shè)計(jì)技術(shù) 169
5.5 硬布線(xiàn)控制器 173
5.6 流水CPU 175
5.6.1 并行處理技術(shù) 175
5.6.2 流水CPU的結(jié)構(gòu) 176
5.6.3 流水線(xiàn)中的主要問(wèn)題 178
5.7 RISC CPU 180
5.7.1 RISC機(jī)器的特點(diǎn) 180
5.7.2 RISC CPU實(shí)例 181
5.7.3 動(dòng)態(tài)流水線(xiàn)調(diào)度 185
本章小結(jié) 185
習(xí)題 186
第6章 總線(xiàn)系統(tǒng) 189
6.1 總線(xiàn)的概念和結(jié)構(gòu)形態(tài) 189
6.1.1 總線(xiàn)的基本概念 189
6.1.2 總線(xiàn)的連接方式 190
6.1.3 總線(xiàn)的內(nèi)部結(jié)構(gòu) 192
6.1.4 總線(xiàn)結(jié)構(gòu)實(shí)例 194
6.2 總線(xiàn)接口 195
6.2.1 信息傳送方式 195
6.2.2 總線(xiàn)接口的基本概念 196
6.3 總線(xiàn)仲裁 198
6.3.1 集中式仲裁 198
6.3.2 分布式仲裁 200
6.4 總線(xiàn)的定時(shí)和數(shù)據(jù)傳送模式 201
6.4.1 總線(xiàn)的定時(shí) 201
6.4.2 總線(xiàn)數(shù)據(jù)傳送模式 204
6.5 PCI總線(xiàn)和PCIe總線(xiàn) 205
6.5.1 多總線(xiàn)結(jié)構(gòu) 205
6.5.2 PCI總線(xiàn)信號(hào) 206
6.5.3 PCI總線(xiàn)周期類(lèi)型 207
6.5.4 PCI總線(xiàn)周期操作 208
6.5.5 PCI總線(xiàn)仲裁 209
6.5.6 PCIe總線(xiàn) 210
本章小結(jié) 212
習(xí)題 213
第7章 外圍設(shè)備 215
7.1 外圍設(shè)備概述 215
7.1.1 外圍設(shè)備的一般功能 215
7.1.2 外圍設(shè)備的分類(lèi) 216
7.2 磁盤(pán)存儲(chǔ)設(shè)備 217
7.2.1 磁記錄原理 217
7.2.2 磁盤(pán)的組成和分類(lèi) 219
7.2.3 磁盤(pán)驅(qū)動(dòng)器和控制器 220
7.2.4 磁盤(pán)上信息的分布 222
7.2.5 磁盤(pán)存儲(chǔ)器的技術(shù)指標(biāo) 223
7.2.6 磁盤(pán)cache 224
7.2.7 磁盤(pán)陣列RAID 225
7.3 磁帶存儲(chǔ)設(shè)備 226
7.4 光盤(pán)和磁光盤(pán)存儲(chǔ)設(shè)備 227
7.4.1 光盤(pán)存儲(chǔ)設(shè)備 227
7.4.2 磁光盤(pán)存儲(chǔ)設(shè)備 229
7.5 顯示設(shè)備 230
7.5.1 顯示設(shè)備的分類(lèi)與有關(guān)概念 230
7.5.2 字符/圖形顯示器 231
7.5.3 圖像顯示設(shè)備 233
7.5.4 VESA顯示標(biāo)準(zhǔn) 234
7.6 輸入設(shè)備和打印設(shè)備 236
7.6.1 輸入設(shè)備 236
7.6.2 打印設(shè)備 237
本章小結(jié) 238
習(xí)題 239
第8章 輸入/輸出系統(tǒng) 241
8.1 CPU與外設(shè)之間的信息交換
方式 241
8.1.1 輸入/輸出接口與端口 241
8.1.2 輸入/輸出操作的一般過(guò)程 242
8.1.3 I/O接口與外設(shè)間的數(shù)據(jù)傳送方式 243
8.1.4 CPU與I/O接口之間的數(shù)據(jù)傳送 243
8.2 程序查詢(xún)方式 246
8.3 程序中斷方式 248
8.3.1 中斷的基本概念 248
8.3.2 中斷服務(wù)程序入口地址的獲取 251
8.3.3 程序中斷方式的基本I/O接口 252
8.3.4 單級(jí)中斷 253
8.3.5 多級(jí)中斷 255
8.3.6 Pentium中斷機(jī)制 258
8.4 DMA方式 260
8.4.1 DMA的基本概念 260
8.4.2 DMA傳送方式 261
8.4.3 基本的DMA控制器 262
8.4.4 選擇型和多路型DMA控制器 265
8.5 通道方式 267
8.5.1 通道的功能 268
8.5.2 通道的類(lèi)型 269
8.5.3 通道結(jié)構(gòu)的發(fā)展 270
8.6 通用I/O標(biāo)準(zhǔn)接口 270
8.6.1 并行I/O標(biāo)準(zhǔn)接口SCSI 270
8.6.2 串行I/O標(biāo)準(zhǔn)接口IEEE 1394 272
8.6.3 I/O系統(tǒng)設(shè)計(jì) 274
本章小結(jié) 275
習(xí)題 276
第9章 并行組織與結(jié)構(gòu) 279
9.1 體系結(jié)構(gòu)中的并行性 279
9.1.1 并行性的概念 279
9.1.2 提高并行性的技術(shù)途徑 280
9.1.3 單處理機(jī)系統(tǒng)中的并行性 280
9.1.4 多處理機(jī)系統(tǒng)中的并行性 281
9.1.5 并行處理機(jī)的體系結(jié)構(gòu)類(lèi)型 282
9.1.6 并行處理機(jī)的組織和結(jié)構(gòu) 283
9.2 多線(xiàn)程與超線(xiàn)程處理機(jī) 286
9.2.1 從指令級(jí)并行到線(xiàn)程級(jí)并行 286
9.2.2 同時(shí)多線(xiàn)程結(jié)構(gòu) 287
9.2.3 超線(xiàn)程處理機(jī)結(jié)構(gòu) 288
9.3 多處理機(jī) 290
9.3.1 多處