EDA技術(shù)與實(shí)踐教程

第1篇　EDA技術(shù)基礎(chǔ)
第1章　概述 / 2
1.1　EDA技術(shù)的含義2
　1.2　EDA技術(shù)典型應(yīng)用3
　1.3　EDA技術(shù)的主要內(nèi)容4
　1.4　EDA技術(shù)的特點(diǎn)及發(fā)展趨勢(shì)5
　1.5　如何學(xué)習(xí)EDA技術(shù)6

第2章　可編程邏輯器件 / 8
　2.1　概述8
　　　2.1.1　可編程邏輯器件的發(fā)展歷程8
　　　2.1.2　簡(jiǎn)單可編程邏輯器件的基本結(jié)構(gòu)12
　　　2.1.3　可編程邏輯器件的主要分類(lèi)12
　2.2　大規(guī)模可編程邏輯器件13
　　　2.2.1　FPGA的結(jié)構(gòu)與工作原理13
　　　2.2.2　CPLD的結(jié)構(gòu)與工作原理17
　　　2.2.3　其他類(lèi)型的FPGA和CPLD19
　　　2.2.4　Altera成熟器件及命名規(guī)則19
　　　2.2.5　FPGA和CPLD器件選擇22
　　　2.2.6　Altera配置芯片簡(jiǎn)介23
　2.3　Altera新型系列器件簡(jiǎn)介23
　　　2.3.1　Stratix系列高端FPGA簡(jiǎn)介23
　　　2.3.2　Arria系列中端FPGA簡(jiǎn)介24
　　　2.3.3　Cyclone系列低端FPGA簡(jiǎn)介24
　　　2.3.4　MAXⅡ系列低成本CPLD簡(jiǎn)介25
　　　2.3.5　HardCopy ASIC系列簡(jiǎn)介25
　2.4　FPGA/CPLD器件的配置與編程26
　　　2.4.1　下載電纜26
　　　2.4.2　配置與編程模式28
　　　2.4.3　配置方式30

第3章　QuartusⅡ設(shè)計(jì)基礎(chǔ) / 33
　3.1　概述33
　3.2　QuartusⅡ的安裝與授權(quán)34
　　　3.2.1　系統(tǒng)要求34
　　　3.2.2　QuartusⅡ的安裝34
　　　3.2.3　QuartusⅡ的授權(quán)36
　3.3　QuartusⅡ設(shè)計(jì)流程39
　　　3.3.1　設(shè)計(jì)輸入40
　　　3.3.2　設(shè)計(jì)實(shí)現(xiàn)41
　　　3.3.3　編程下載42
　　　3.3.4　設(shè)計(jì)驗(yàn)證42
　3.4　QuartusⅡ設(shè)計(jì)實(shí)例43
　　　3.4.1　輸入設(shè)計(jì)與編譯43
　　　3.4.2　仿真及時(shí)序分析48
　　　3.4.3　下載實(shí)現(xiàn)及硬件測(cè)試53
　　　3.4.4　可參數(shù)化宏模塊的調(diào)用60
　　　3.4.5　Dsp Builder的應(yīng)用66
　　　3.4.6　設(shè)計(jì)一個(gè)簡(jiǎn)單的CPU系統(tǒng)75

第4章　硬件描述語(yǔ)言VHDL語(yǔ)法概要 / 84
　4.1　概述84
　　　4.1.1　VHDL的特點(diǎn)84
　　　4.1.2　學(xué)習(xí)VHDL的注意事項(xiàng)86
　4.2　VHDL程序基本結(jié)構(gòu)87
　　　4.2.1　庫(kù)87
　　　4.2.2　實(shí)體89
　　　4.2.3　結(jié)構(gòu)體90
　4.3　VHDL語(yǔ)言要素91
　　　4.3.1　文字規(guī)則91
　　　4.3.2　數(shù)據(jù)對(duì)象92
　　　4.3.3　數(shù)據(jù)類(lèi)型93
　　　4.3.4　類(lèi)型轉(zhuǎn)換95
　　　4.3.5　運(yùn)算操作符95
　　　4.3.6　屬性97
　4.4　VHDL的基本描述語(yǔ)句98
　　　4.4.1　順序語(yǔ)句98
　　　4.4.2　并行語(yǔ)句100
　　　4.4.3　其他語(yǔ)句103
　4.5　子程序、程序包和配置104
　　　4.5.1　子程序104
　　　4.5.2　程序包106
　　　4.5.3　配置107

第5章　常用模塊電路的VHDL設(shè)計(jì) / 108
　5.1　常用組合邏輯電路的設(shè)計(jì)108
　　　5.1.1　七段譯碼器108
　　　5.1.2　優(yōu)先編碼器110
　　　5.1.3　多路選擇器111
　　　5.1.4　求補(bǔ)器111
　　　5.1.5　三態(tài)門(mén)及總線緩沖器113
　5.2　時(shí)序邏輯電路的設(shè)計(jì)115
　　　5.2.1　觸發(fā)器的設(shè)計(jì)115
　　　5.2.2　移位寄存器的設(shè)計(jì)117
　　　5.2.3　計(jì)數(shù)器的設(shè)計(jì)123
　5.3　狀態(tài)機(jī)的設(shè)計(jì)129
　　　5.3.1　摩爾狀態(tài)機(jī)的設(shè)計(jì)129
　　　5.3.2　米里狀態(tài)機(jī)的設(shè)計(jì)132
　5.4　存儲(chǔ)器的設(shè)計(jì)134
　　　5.4.1　只讀存儲(chǔ)器的設(shè)計(jì)134
　　　5.4.2　隨機(jī)存儲(chǔ)器的設(shè)計(jì)138
　　　5.4.3　堆棧的設(shè)計(jì)140

第2篇　實(shí)戰(zhàn)訓(xùn)練
第6章　基礎(chǔ)訓(xùn)練 / 144
　6.1　一位全加器原理圖輸入設(shè)計(jì)144
　6.2　譯碼顯示電路的設(shè)計(jì)145
　6.3　含異步清零和同步時(shí)鐘使能的4位十進(jìn)制加法計(jì)數(shù)器的設(shè)計(jì)145
　6.4　數(shù)控分頻器的設(shè)計(jì)146
　6.5　用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)149
　6.6　簡(jiǎn)易正弦信號(hào)發(fā)送器的設(shè)計(jì)152

第7章　綜合訓(xùn)練 / 157
　7.1　鍵盤(pán)輸入電路的設(shè)計(jì)157
　7.2　動(dòng)態(tài)輸出4位十進(jìn)制頻率計(jì)的設(shè)計(jì)165
　7.3　數(shù)字鐘的設(shè)計(jì)171
　7.4　DDS信號(hào)源的設(shè)計(jì)178
　7.5　基于Dsp Builder使用IP Core的FIR濾波器的設(shè)計(jì)182
　7.6　基于NIOSⅡ的SD卡音樂(lè)播放器的實(shí)現(xiàn)189

第8章　實(shí)戰(zhàn)實(shí)例 / 197
　8.1　交通燈197
　8.2　函數(shù)信號(hào)發(fā)生器202
　8.3　出租車(chē)計(jì)費(fèi)器205
　8.4　4位頻率計(jì)212
　8.5　萬(wàn)年歷213

附錄 / 221
　附錄A　DE2基本資料221
　附錄B　基于MAXⅡEPM240芯片的WZ型最小系統(tǒng)實(shí)驗(yàn)板基本資料228

參考文獻(xiàn) / 230