計(jì)算機(jī)組成原理實(shí)驗(yàn)教程

目錄
第1章處理器設(shè)計(jì)/1
1.1MIPS指令系統(tǒng)1
1.1.1MIPS指令格式1
1.1.2MIPS寄存器2
1.1.3MIPS的指令集選擇2
1.2MIPS CPU設(shè)計(jì)12
1.2.1單周期CPU設(shè)計(jì)12
1.2.2多周期CPU設(shè)計(jì)23
1.2.35級(jí)流水線CPU設(shè)計(jì)31
1.3MIPS的中斷處理41
1.3.1MIPS的協(xié)處理器42
1.3.2MIPS的中斷處理43
第2章硬件平臺(tái)/44
2.1概述44
2.1.1Minisys開發(fā)板資源44
2.1.2主芯片XC7A100T的關(guān)鍵資源45
2.2板上存儲(chǔ)器45
2.2.1DDR3 SDRAM46
2.2.2SRAM47
2.2.3非易失的串行Flash48
2.3FPGA配置48
2.4基本I/O 49
2.4.1撥碼開關(guān)與LED燈49
2.4.2按鍵開關(guān)50
2.4.37段數(shù)碼管50
2.5其他接口52
2.5.1時(shí)鐘52
2.5.24×4矩陣鍵盤53
2.5.3VGA模塊53〖1〗計(jì)算機(jī)組成原理實(shí)驗(yàn)教程目錄[3]〖3〗
2.5.4蜂鳴器54
2.5.5麥克風(fēng)54
2.5.6USBUART橋54
2.5.7以太網(wǎng)54
2.5.8EJTAG接口55
第3章開發(fā)環(huán)境/57
3.1Logisim57
3.1.1設(shè)計(jì)分析57
3.1.2設(shè)計(jì)過程57
3.1.3仿真測試62
3.1.4封裝電路64
3.1.5電路應(yīng)用65
3.2Mars 66
3.2.1打開Mars66
3.2.2編寫匯編程序67
3.2.3匯編67
3.2.4運(yùn)行并調(diào)試68
3.3Vivado69
3.3.1FPGA開發(fā)流程69
3.3.2設(shè)計(jì)實(shí)例70
第4章基礎(chǔ)實(shí)驗(yàn)/92
4.1多路選擇器的設(shè)計(jì)與實(shí)現(xiàn)92
4.1.1用Logisim實(shí)現(xiàn)2選1 多路選擇器93
4.1.2用Verilog語言設(shè)計(jì)2位數(shù)據(jù)的2選1多路選擇器98
4.2運(yùn)算器的設(shè)計(jì)與實(shí)現(xiàn)118
4.2.1算術(shù)邏輯單元的設(shè)計(jì)與實(shí)現(xiàn)118
4.2.2寄存器文件的設(shè)計(jì)與實(shí)現(xiàn)127
4.3存儲(chǔ)器的設(shè)計(jì)與實(shí)現(xiàn)133
4.3.1Logisim模擬存儲(chǔ)器擴(kuò)展133
4.3.2存儲(chǔ)器的IP核實(shí)現(xiàn)137
4.4單周期CPU的設(shè)計(jì)與實(shí)現(xiàn)144
4.4.1MIPS匯編程序144
4.4.2單周期CPU的設(shè)計(jì)與實(shí)現(xiàn)149
第5章拓展實(shí)驗(yàn)/156
5.1多周期CPU的設(shè)計(jì)與實(shí)現(xiàn)156
5.25級(jí)流水線CPU設(shè)計(jì)與實(shí)現(xiàn)164
5.3支持中斷的多周期CPU設(shè)計(jì)與實(shí)現(xiàn)166
參考文獻(xiàn)/169