SoC設計和測試技術：理論與實踐

1 SoC設計概述
1．1 發(fā)展概貌
1．2 主要設計方法——自頂向下方法
1．3 設計流程中的重點問題
1．4 1具的支持
2 硬件描述語言Verilog
2．1 Verilog語言的一般結(jié)構(gòu)
2．1．1 模塊
2．1．2 數(shù)據(jù)流描述方式
2．1．3 行為描述方式
2．1．4 結(jié)構(gòu)描述方式
2．1．5 混合描述方式
2．2 Verilog語言要素
2．2．1 標識符、注釋和語言書寫的格式
2．2．2 系統(tǒng)任務和函數(shù)
2．2．3 編譯指令
2．2．4 值集合
2．2．5 數(shù)據(jù)類型
2．2．6 位選擇和部分選擇
2．2．7 參數(shù)
2．3 表達式與操作符
2．4 結(jié)構(gòu)描述方式
2．4．1 常用的內(nèi)置基本門
2．4．2 門時延問題
2．4．3 門實例數(shù)組
2．4．4 模塊和端口
2．4．5 模塊實例語句
2．4．6 模塊使用舉例
2．5 數(shù)據(jù)流描述方式
2．5．1 連續(xù)賦值語句
2．5．2 舉例
2．5．3 連線說明賦值
2．5．4 時延
2．5．5 連線時延
2．5．6 舉例
2．6 行為描述方式
2．6．1 過程結(jié)構(gòu)
2．6．2 時序控制
2．6．3 語句塊
2．6．4 過程性賦值
2．6．5 if語句
2．6．6 case語句
2．6．7 循環(huán)語句
2．7 設計共享
2．7．1 任務
2．7．2 函數(shù)
2．7．3 系統(tǒng)任務和系統(tǒng)函數(shù)
2．8 HDL仿真軟件簡介
3 可編程邏輯器件
3．1 引言
3．2 GA概述
3．3 PLD概述
3．3．1 PLD的基本結(jié)構(gòu)
3．3．2 PLD的分類
3．3．3 PROM陣列結(jié)構(gòu)
3．3．4 PLA陣列結(jié)構(gòu)
3．3．5 PAL（GAL）陣列結(jié)構(gòu)
3．3．6 FPGA（Field Progr．a(chǎn)mmable Gate Array）
3．3．7 PLD的開發(fā)
3．4 FPGA的開發(fā)實例
3．4．1 Quartus II的啟動
3．4．2 建立新設計項目
3．4．3 建立新的Verilog HDL文件
3．4．4 建立新的原理圖文件
3．4．5 設置時間約束條件
3．4．6 引腳綁定
3．4．7 編譯
3．4．8 仿真
3．4．9 器件編程
4 邏輯綜合
4．1 引言
4．2 組合邏輯綜合介紹
4．3 二元決定圖（Binary-Decision Diagrams）
4．3．1 ROBDD的原理
4．3．2 ROBDD的應用
4．4 Verilog HDL與邏輯綜合
4．5 邏輯綜合的流程
4．6 門級網(wǎng)表的驗證
4．6．1 功能驗證
4．6．2 時序驗證
4．7 邏輯綜合對電路設計的影響
4．7．1 Verilog編程風格
4．7．2 設計分割
4．7．3 設計約束條件的設定
4．8 時序電路綜合舉例
4．9 Synopsys邏輯綜合1具簡介
4．9．1 實例電路——m序列產(chǎn)生器
4．9．2 利用Synopsys的Design Compilcr進行綜合的基本過程．
4．10 總結(jié)
5 自動布局布線
5．1 自動布局布線的一般方法和流程
5．1．1 數(shù)據(jù)準備和輸入
5．1．2 布局規(guī)劃、預布線、布局
5．1．3 時鐘樹綜合
5．1．4 布線
5．1．5 設計規(guī)則檢查和一致性檢查
5．1．6 輸出結(jié)果
5．1．7 其他考慮
5．2 自動布局布線軟件介紹
5．2．1 Apollo一般情況介紹
5．2．2 Apollo庫的文件結(jié)構(gòu)
5．2．3 邏輯單元庫——TSMC0．25μm CMOS庫
5．3 自動布局布線的處理實例
5．3．1 電路實例
5．3．2 數(shù)據(jù)準備和導入
5．3．3 數(shù)據(jù)導入步驟
5．3．4 布圖
5．3．5 預布線
5．3．6 單元布局
5．3．7 布線
5．3．8 數(shù)據(jù)輸出
5．3．9 自動布局布線的優(yōu)化
6 SoC設計
6．1 SoC的基本概念
6．1．1 SoC的特征和條件
6．1．2 SoC的設計方法學問題
6．2 基于平臺的SoC設計方法
6．2．1 一般方法
6．2．2 設計分1
6．3 ARM平臺SoC設計方法
6．3．1 簡介
6．3．2 標準的SoC二平臺
6．3．3 支持1具和驗證方法
6．3．4 操作系統(tǒng)端口
6．3．5 ARM的擴展IP
6．3．6 第三方伙伴計劃
6．4 研究方向
7 SoC測試方法
7．1 引言
7．2 測試步驟
7．3 常用的可測試性設計方法
7．3．1 掃描路徑法
7．3．2 內(nèi)建自測試法
7．3．3 邊界掃描法
7．4 缺陷和故障
7．4．1 缺陷分類
7．4．2 故障模型及其分類
7．5 測試向量生成
7．6 SoC測試面臨的挑戰(zhàn)
參考文獻