Verilog HDL與CPLD/FPGA項目開發(fā)教程（第2版）

前言
第1章 CPLD/FPGA項目開發(fā)入門 1
1.1 CPLD/FPGA開發(fā)系統(tǒng)概述 1
1.1.1 PLD的發(fā)展歷程及發(fā)展趨勢 1
1.1.2 CPLD/FPGA概述 3
1.1.3 CPLD/FPGA的結(jié)構(gòu)與原理 4
1.2 CPLD/FPGA器件識別 10
1.2.1 CPLD/FPGA產(chǎn)品概況 10
1.2.2 MAX系列產(chǎn)品的基本功能及
編程方式 14
1.3 CCIT CPLD/FPGA實驗儀使用 16
1.3.1 實驗儀結(jié)構(gòu)設(shè)計 17
1.3.2 熟悉實驗儀的元器件 17
1.3.3 解析主控芯片EPM1270T144C5 18
1.3.4 了解實驗儀的外圍接口及其
引腳對應(yīng)關(guān)系 19
1.3.5 設(shè)計實驗儀原理圖 21
1.3.6 USB-Blaster下載口 21
1.4 Quartus II開發(fā)環(huán)境安裝 27
1.4.1 Quartus II 軟件功能簡介 27
1.4.2 Quartus II軟件安裝 28
1.4.3 USB-Blaster 下載電纜安裝 29
1.5 Quartus II軟件開發(fā)環(huán)境的應(yīng)用 33
1.5.1 簡單的三人表決器功能描述 34
1.5.2 文本方式輸入 35
1.5.3 原理圖方式輸入 43
1.6 技能實訓 47
第2章 Verilog HDL
（硬件描述語言） 50
2.1 Verilog HDL基礎(chǔ)知識 50
2.1.1 Verilog HDL的基本結(jié)構(gòu) 50
2.1.2 Verilog HDL的數(shù)據(jù)類型 54
2.1.3 Verilog HDL的運算符及表達式 56
2.1.4 Verilog HDL的基本語句 58
2.2 Verilog HDL實例設(shè)計 64
2.2.1 閃爍燈設(shè)計 65
2.2.2 流水燈設(shè)計 68
2.3 技能實訓 72
2.3.1 閃爍燈實訓設(shè)計 72
2.3.2 流水燈實訓設(shè)計 74
第3章 基于CPLD/FPGA的單元
項目開發(fā) 78
3.1 項目1 設(shè)計基本邏輯門電路 78
3.2 項目2 設(shè)計譯碼器 81
3.2.1 任務(wù)1 設(shè)計3-8譯碼器 82
3.2.2 任務(wù)2 設(shè)計八段LED數(shù)碼管
譯碼電路 85
3.2.3 技能實訓 88
3.3 項目3 編碼器和數(shù)據(jù)選擇器
設(shè)計 91
3.3.1 任務(wù)1 設(shè)計8-3優(yōu)先編碼器 92
3.3.2 技能實訓 94
3.3.3 任務(wù)2 設(shè)計4-1數(shù)據(jù)選擇器 98
3.3.4 技能實訓 100
3.4 項目4 觸發(fā)器設(shè)計 102
3.4.1 任務(wù)1 觸發(fā)器概述 103
3.4.2 任務(wù)2 識別基本觸發(fā)器 103
3.4.3 任務(wù)3 識別觸發(fā)器的邏輯
功能 104
3.4.4 任務(wù)4 設(shè)計時鐘觸發(fā)器 105
3.4.5 任務(wù)5 設(shè)計直接置位復位
觸發(fā)器 105
3.4.6 任務(wù)6 轉(zhuǎn)換不同邏輯功能的
觸發(fā)器 106
3.4.7 技能實訓 107
3.5 項目5 全加器設(shè)計 110
3.5.1 任務(wù)1 設(shè)計一位全加器 110
3.5.2 任務(wù)2 設(shè)計串行進位加法器 111
3.5.3 任務(wù)3 設(shè)計先行進位加法器 112
3.5.4 任務(wù)4 設(shè)計加減法器 115
3.5.5 技能實訓 116
3.6 項目6 計數(shù)器設(shè)計 118
3.6.1 任務(wù)1 設(shè)計二進制計數(shù)器 119
3.6.2 任務(wù)2 設(shè)計七進制計數(shù)器 121
3.6.3 任務(wù)3 采用異步置數(shù)和同步
清零的方法設(shè)計七進制計數(shù)器 121
3.6.4 技能實訓 123
*3.7 項目7 乘法器設(shè)計 126
3.7.1 任務(wù)1 利用被乘數(shù)左移法設(shè)計
無符號乘法器 127
3.7.2 任務(wù)2 利用部分積右移法設(shè)計
無符號乘法器 130
3.7.3 任務(wù)3 設(shè)計帶符號乘法器 131
3.8 項目8 鍵盤LED發(fā)光二極管
應(yīng)用設(shè)計 132
3.8.1 任務(wù)1 鍵盤LED發(fā)光二極管
應(yīng)用之一 132
3.8.2 任務(wù)2 鍵盤LED發(fā)光二極管
應(yīng)用之二 137
3.8.3 任務(wù)3 鍵盤去抖動設(shè)計 138
3.8.4 技能實訓 140
3.9 項目9 靜態(tài)、動態(tài)LED發(fā)光
二極管顯示 143
3.9.1 任務(wù)1 靜態(tài)數(shù)碼管的顯示
設(shè)計 144
3.9.2 任務(wù)2 動態(tài)數(shù)碼管的顯示
設(shè)計 147
3.9.3 技能實訓 150
3.10 項目10 點陣LED顯示屏及
其漢字顯示 153
3.10.1 任務(wù)1 點陣LED顯示屏
測試 153
3.10.2 任務(wù)2 漢字顯示 157
3.10.3 技能實訓 160
3.11 項目11 蜂鳴器應(yīng)用設(shè)計 163
3.11.1 任務(wù)1 發(fā)出報警聲 164
3.11.2 任務(wù)2 設(shè)計簡易數(shù)字電子琴 166
3.11.3 任務(wù)3 設(shè)計“梁祝”音樂
片段 168
3.11.4 技能實訓 171
3.12 項目12 LCD液晶顯示系統(tǒng)
設(shè)計 177
3.12.1 任務(wù)1 了解液晶顯示的基礎(chǔ)
知識 178
3.12.2 任務(wù)2 液晶屏滾動顯示
“www.ccit.js.cn”字符 184
3.12.3 技能實訓 191
3.13 項目13 UART異步串行
通信設(shè)計 197
3.13.1 任務(wù)1 串行通信基礎(chǔ)知識 198
3.13.2 任務(wù)2 串行發(fā)送模塊設(shè)計 201
3.13.3 任務(wù)3 串行接收模塊設(shè)計 205
3.13.4 課后思考 208
第4章 基于CPLD/FPGA的綜合項目
開發(fā) 209
4.1 項目1 基于Verilog HDL的數(shù)字
時鐘設(shè)計與實現(xiàn) 209
4.1.1 任務(wù)1 任務(wù)提出及設(shè)計分析 209
4.1.2 任務(wù)2 分頻模塊設(shè)計 212
4.1.3 任務(wù)3 校時模塊設(shè)計 213
4.1.4 任務(wù)4 計時處理模塊設(shè)計 214
4.1.5 任務(wù)5 報時模塊設(shè)計 215
4.1.6 任務(wù)6 顯示模塊設(shè)計 218
4.1.7 任務(wù)7 頂層模塊設(shè)計 220
4.1.8 任務(wù)8 下載調(diào)試運行 221
4.1.9 技能實訓 222
4.2 項目2 基于Verilog HDL的交通
信號燈模擬控制設(shè)計 228
4.2.1 任務(wù)1 任務(wù)提出及設(shè)計分析 228
4.2.2 任務(wù)2 初始化模塊設(shè)計 231
4.2.3 任務(wù)3 分頻模塊設(shè)計 231
4.2.4 任務(wù)4 控制A方向4盞燈亮滅
模塊設(shè)計 232
4.2.5 任務(wù)5 控制B方向4盞燈亮滅
模塊設(shè)計 233
4.2.6 任務(wù)6 A、B方向各種燈剩余
時間的顯示模塊設(shè)計 234
4.2.7 任務(wù)7 頂層文件設(shè)計 236
4.2.8 任務(wù)8 下載調(diào)試運行 237
4.3 項目3 基于Verilog HDL的四路
數(shù)字式競賽搶答器設(shè)計 237
4.3.1 任務(wù)1 任務(wù)提出及設(shè)計分析 238
4.3.2 任務(wù)2 信號鎖存電路設(shè)計 239
4.3.3 任務(wù)3 計分電路設(shè)計 240
4.3.4 任務(wù)4 數(shù)碼管顯示電路設(shè)計 243
4.3.5 任務(wù)5 頂層文件設(shè)計 244
4.3.6 任務(wù)6 下載調(diào)試運行 245
4.3.7 課后思考 246
附錄 247
附錄A Verilog HDL關(guān)鍵字 247
附錄B Quartus II支持的Verilog
HDL數(shù)據(jù)類型和語句 247
附錄C 基于Verilog HDL的
CPLD/FPGA設(shè)計常見
問題解析 248
參考文獻 258