FPGA高手設計實戰(zhàn)真經(jīng)100則

第1則 引言
第2則 FPGA發(fā)展現(xiàn)狀
第3則 FPGA的應用
第4則 FPGA結(jié)構(gòu)
第5則 FPGA項目中包含的任務
第6則 FPGA設計工具概述
第7則 Xilinx的FPGA編譯流程
第8則 在命令行模式下使用Xilinx工具
第9則 Xilinx的環(huán)境變量
第10則 Xilinx ISE工具版本
第11則 不常用的Xilinx工具
第12則 關于Xilinx工具報告
第13則 命名規(guī)范
第14則 Verilog編碼風格
第15則 編寫用于FPGA的可綜合代碼
第16則 例化與推譯
第17則 Verilog和VHDL的混合使用
第18則 Verilog版本： Verilog?95、 Verilog?2001與SystemVerilog
第19則 HDL代碼編輯器
第20則 FPGA時鐘資源
第21則 時鐘設計方案
第22則 跨時鐘域
第23則 時鐘同步電路
第24則 使用FIFO
第25則 計數(shù)器
第26則 帶符號的算術運算
第27則 狀態(tài)機
第28則 使用Xilinx DSP48原語
第29則 復位方案
第30則 設計移位寄存器
第31則 外部設備接口
第32則 使用查找表和進位鏈
第33則 流水線設計
第34則 使用嵌入式存儲器
第35則 了解FPGA比特流結(jié)構(gòu)
第36則 FPGA配置
第37則 FPGA的重構(gòu)
第38則 估計設計規(guī)模
第39則 估計設計速度
第40則 FPGA的功耗估計
第41則 引腳分配
第42則 熱分析
第43則 FPGA的成本估計
第44則 GPGPU與FPGA
第45則 ASIC向FPGA的移植
第46則 ASIC和FPGA的設計差異
第47則 硬件模擬器與原型驗證平臺
第48則 ASIC移植中的FPGA芯片劃分
第49則 時鐘系統(tǒng)的移植
第50則 鎖存器的移植
第51則 組合邏輯的移植
第52則 不可綜合邏輯的移植
第53則 存儲器的建模
第54則 高阻態(tài)邏輯的移植
第55則 驗證移植后的設計
第56則 FPGA設計驗證
第57則 FPGA仿真類型
第58則 如何提高仿真工具的性能
第59則 仿真和綜合結(jié)果不一致的原因
第60則 如何選擇仿真工具
第61則 商用仿真工具與開源仿真工具
第62則 測試平臺的設計
第63則 仿真的最佳實踐
第64則 仿真性能的評估
第65則 基于FPGA架構(gòu)的處理器
第66則 以太網(wǎng)IP核
第67則 網(wǎng)絡應用設計
第68則 IP核的選擇
第69則 IP核的保護
第70則 IP核的接口總線
第71則 串行和并行CRC
第72則 擾碼器、 偽隨機二進制序列（PRBS）和多輸入移位寄存器（MISR）
第73則 具有安全應用的核
第74則 存儲器控制器
第75則 USB核
第76則 PCI Express核
第77則 其他IP核和功能塊
第78則 減少FPGA的編譯時間
第79則 設計面積優(yōu)化： 工具選項
第80則 設計面積優(yōu)化： 編碼風格
第81則 設計功耗優(yōu)化
第82則 FPGA的設計開發(fā)
第83則 PCB檢查工具
第84則 協(xié)議分析工具和訓練器
第85則 FPGA配置中遇到的問題
第86則 使用ChipScope工具
第87則 使用FPGA編輯器
第88則 使用Xilinx系統(tǒng)監(jiān)視器
第89則 FPGA錯誤分析
第90則 時序約束
第91則 執(zhí)行時序分析
第92則 時序收斂流程
第93則 時序收斂： 工具選項
第94則 時序收斂： 約束和編碼風格
第95則 FPGA的布局規(guī)劃藝術
第96則 布局規(guī)劃存儲器和FIFO
第97則 編譯管理和持續(xù)集成
第98則 Verilog處理和設計流程腳本語言
第99則 報告和設計分析工具
第100則 其他可參考資源
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