計(jì)算機(jī)組成與設(shè)計(jì)實(shí)驗(yàn)教程（第2版）

第1章 TEC-8計(jì)算機(jī)硬件綜合實(shí)驗(yàn)系統(tǒng) 1.1 TEC-8實(shí)驗(yàn)系統(tǒng)的用途 1.2 TEC-8實(shí)驗(yàn)系統(tǒng)技術(shù)特點(diǎn) 1.3 TEC-8實(shí)驗(yàn)系統(tǒng)組成 1.4 邏輯測(cè)試筆 1.5 TEC-8實(shí)驗(yàn)系統(tǒng)結(jié)構(gòu)和操作 1.5.1 模型計(jì)算機(jī)時(shí)序信號(hào) 1.5.2 模型計(jì)算機(jī)組成 1.6 模型計(jì)算機(jī)指令系統(tǒng) 1.7 指示燈、按鈕和開關(guān) 1.8 數(shù)字邏輯和數(shù)字系統(tǒng)實(shí)驗(yàn)部分 1.8.1 基本實(shí)驗(yàn)通用區(qū) 1.8.2 大型綜合設(shè)計(jì)實(shí)驗(yàn)裝置 1.9 E2PROM中微代碼的修改 第2章 計(jì)算機(jī)組成原理基本實(shí)驗(yàn) 2.1 運(yùn)算器組成實(shí)驗(yàn) 2.2 雙端口存儲(chǔ)器實(shí)驗(yàn) 2.3 數(shù)據(jù)通路實(shí)驗(yàn) 2.4 微程序控制器實(shí)驗(yàn) 2.5 CPU組成與機(jī)器指令的執(zhí)行 2.6 中斷原理實(shí)驗(yàn) 第3章 計(jì)算機(jī)組成原理課程綜合設(shè)計(jì) 3.1 模型機(jī)硬連線控制器設(shè)計(jì) 3.2 模型機(jī)流水微程序控制器設(shè)計(jì) 3.3 模型機(jī)流水硬連線控制器設(shè)計(jì) 3.4 含有陣列乘法器的ALU設(shè)計(jì) 第4章 數(shù)字邏輯與數(shù)字系統(tǒng)基本實(shí)驗(yàn) 4.1 基本邏輯門邏輯實(shí)驗(yàn) 4.2 TTL、HC和HCT器件的電壓傳輸特性實(shí)驗(yàn) 4.3 三態(tài)門實(shí)驗(yàn) 4.4 數(shù)據(jù)選擇器和譯碼器實(shí)驗(yàn) 4.5 全加器構(gòu)成及測(cè)試實(shí)驗(yàn) 4.6 組合邏輯中的冒險(xiǎn)現(xiàn)象實(shí)驗(yàn) 4.7 觸發(fā)器實(shí)驗(yàn) 4.8 簡(jiǎn)單時(shí)序電路實(shí)驗(yàn) 4.9 計(jì)數(shù)器和數(shù)碼管實(shí)驗(yàn) 4.10 四相時(shí)鐘分配器實(shí)驗(yàn) 第5章 數(shù)字邏輯與數(shù)字系統(tǒng)綜合設(shè)計(jì)實(shí)驗(yàn) 5.1 簡(jiǎn)易電子琴實(shí)驗(yàn) 5.2 簡(jiǎn)易頻率計(jì)實(shí)驗(yàn) 5.3 簡(jiǎn)易交通燈實(shí)驗(yàn) 5.4 VGA接口設(shè)計(jì) 第6章 VHDL簡(jiǎn)介 6.1 VHDL程序的基本結(jié)構(gòu) 6.1.1 實(shí)體說(shuō)明 6.1.2 結(jié)構(gòu)體說(shuō)明 6.1.3 程序包 6.1.4 庫(kù) 6.1.5 配置 6.2 VHDL的客體及詞法單元 6.2.1 標(biāo)識(shí)符 6.2.2 詞法單元 6.2.3 VHDL的數(shù)據(jù)類型 6.2.4 VHDL的對(duì)象 6.2.5 VHDL運(yùn)算符 6.3 VHDL的基本描述語(yǔ)句 6.3.1 進(jìn)程語(yǔ)句 6.3.2 并行語(yǔ)句 6.3.3 順序語(yǔ)句 6.4 屬性的描述與定義 6.4.1 數(shù)值類屬性 6.4.2 函數(shù)類屬性 6.4.3 帶屬性函數(shù)的信號(hào) 6.5 決斷函數(shù)與信號(hào)延遲 6.5.1 決斷信號(hào)與決斷函數(shù) 6.5.2 信號(hào)延遲 第7章 Verilog HDL基本語(yǔ)法 7.1 簡(jiǎn)單的Verilog HDL模塊 7.1.1 簡(jiǎn)單的Verilog HDL程序介紹 7.1.2 模塊的結(jié)構(gòu) 7.1.3 模塊的端口定義 7.1.4 模塊內(nèi)容 7.2 數(shù)據(jù)類型及其常量、變量 7.2.1 常量 7.2.2 變量 7.3 運(yùn)算符及表達(dá)式 7.3.1 基本的算術(shù)運(yùn)算符 7.3.2 位運(yùn)算符 7.3.3 邏輯運(yùn)算符 7.3.4 關(guān)系運(yùn)算符 7.3.5 等式運(yùn)算符 7.3.6 移位運(yùn)算符 7.3.7 位拼接運(yùn)算符 7.3.8 縮減運(yùn)算符 7.3.9 優(yōu)先級(jí)別 7.3.10 關(guān)鍵詞 7.4 賦值語(yǔ)句和塊語(yǔ)句 7.4.1 賦值語(yǔ)句 7.4.2 塊語(yǔ)句 7.5 條件語(yǔ)句 7.5.1 if-else語(yǔ)句 7.5.2 case語(yǔ)句 7.5.3 由于使用條件語(yǔ)句不當(dāng)產(chǎn)生意外的鎖存器 7.6 循環(huán)語(yǔ)句 7.6.1 forever語(yǔ)句 7.6.2 repeat語(yǔ)句 7.6.3 while語(yǔ)句 7.6.4 for語(yǔ)句 7.7 結(jié)構(gòu)說(shuō)明語(yǔ)句 7.7.1 initial語(yǔ)句 7.7.2 always語(yǔ)句 7.7.3 task和function說(shuō)明語(yǔ)句 7.8系 統(tǒng)函數(shù)和任務(wù) 7.8.1 $display和$write任務(wù) 7.8.2 系統(tǒng)任務(wù)$monitor 7.8.3 時(shí)間度量系統(tǒng)函數(shù)$time 7.8.4 系統(tǒng)任務(wù)$finish 7.8.5 系統(tǒng)任務(wù)$stop 7.8.6 系統(tǒng)任務(wù)$readmemb和$readmemh 7.8.7 系統(tǒng)任務(wù)$random 7.9 編譯預(yù)處理 7.9.1 宏定義、define 7.9.2 文件包含處理、include 7.9.3 時(shí)間尺度、timescale 7.9.4 條件編譯命令ifdef、else和endif 7.10 小結(jié) 第8章 QuartusⅡ的使用方法 8.1 QuartusⅡ介紹 8.2 QuartusⅡ安裝 8.2.1 QuartusⅡ安裝準(zhǔn)備 8.2.2 QuartusⅡ軟件安裝 8.3 QuartusⅡ設(shè)計(jì)示例 附錄A 部分74系列芯片資料及實(shí)驗(yàn)箱器件布局圖 圖索引 表索引