Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)：原理、實(shí)例及仿真

第一部分 VerilogHDL基礎(chǔ)知識(shí)
第1章 概述
1.1 EDA技術(shù)簡(jiǎn)介
1.1.1 EDA技術(shù)的發(fā)展
1.1.2 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較
1.1.3 EDA的開發(fā)過程
1.2 可編程器件
1.2.1 可編程邏輯器件概述
1.2.2 PLD的發(fā)展歷史
1.2.3 可編程邏輯器件的分類
1.2.4 CPLD的結(jié)構(gòu)與工作原理
1.2.5 FPGA的結(jié)構(gòu)與工作原理
1.2.6 CPLD和FPGA的編程與配置
1.3 Verilog HDL簡(jiǎn)介
1.3.1 Verilog HDL的發(fā)展歷史
1.3.2 Verilog HDL和VHDL的比較
第2章 Verilog HDL基礎(chǔ)
2.1 Verilog HDL的特點(diǎn)
2.2 程序設(shè)計(jì)流程
2.3 程序的基本結(jié)構(gòu)
2.3.1 模塊的概念
2.3.2 模塊的調(diào)用
2.3.3 模塊的測(cè)試
2.4 語法基礎(chǔ)
2.4.1 程序基本格式
2.4.2 注釋語句
2.4.3 標(biāo)識(shí)符和關(guān)鍵字
2.4.4 參數(shù)聲明
第3章 數(shù)據(jù)類型和表達(dá)式
3.1 數(shù)據(jù)類型
3.1.1 常量
3.1.2 變量
3.2 操作符和表達(dá)式
3.2.1 操作符
3.2.2 操作數(shù)
3.2.3 表達(dá)式
第4章 行為級(jí)建模方法
4.1 行為級(jí)建模程序結(jié)構(gòu)
4.2 過程結(jié)構(gòu)語句
4.2.1 initial語句
4.2.2 always語句
4.3 語句塊
4.3.1 順序語句塊
4.3.2 并行語句塊
4.3.3 順序語句塊和并行語句塊的混合使用
4.4 時(shí)序控制
4.4.1 延時(shí)控制
4.4.2 電平敏感事件觸發(fā)
4.4.3 邊沿敏感事件觸發(fā)
4.5 賦值語句
4.5.1 連續(xù)賦值語句
4.5.2 阻塞賦值語句
4.5.3 非阻塞賦值語句
4.6 分支語句
4.6.1 if-else語句
4.6.2 case語句
4.7 循環(huán)語句
4.7.1 forever循環(huán)語句
4.7.2 repeat循環(huán)語句
4.7.3 while循環(huán)語句
4.7.4 for循環(huán)語句
第5章 結(jié)構(gòu)級(jí)建模方法
5.1 Verilog HDL內(nèi)置基元
5.1.1 基本門
5.1.2 上拉、下拉電阻
5.1.3 MOS開關(guān)
5.1.4 雙向開關(guān)
5.1.5 門級(jí)建模舉例
5.2 用戶定義原語（UDP）
5.2.1 UDP的定義
5.2.2 組合電路UDP
5.2.3 時(shí)序電路UDP
5.3 模塊的調(diào)用
5.3.1 端口的關(guān)聯(lián)方式
5.3.2 端口懸空的處理
5.3.3 端口寬度匹配問題
5.3.4 被調(diào)用模塊參數(shù)值的更改
5.3.5 結(jié)構(gòu)建模實(shí)例
5.4 行為描述和結(jié)構(gòu)描述的混合使用
第6章 任務(wù)、函數(shù)及其他
6.1 任務(wù)
6.1.1 任務(wù)的定義
6.1.2 任務(wù)的調(diào)用
6.2 函數(shù)
6.2.1 函數(shù)的定義
6.2.2 函數(shù)的調(diào)用
6.3 預(yù)處理指令
6.4 系統(tǒng)任務(wù)和函數(shù)
6.4.1 顯示任務(wù)
6.4.2 文件輸入／輸出任務(wù)
6.4.3 時(shí)間標(biāo)度任務(wù)
6.4.4 仿真控制任務(wù)
6.4.5 時(shí)序驗(yàn)證任務(wù)
6.4.6 仿真時(shí)間函數(shù)
6.4.7 實(shí)數(shù)變換函數(shù)
6.4.8 隨機(jī)函數(shù)
第二部分 基礎(chǔ)單元電路設(shè)計(jì)實(shí)例
第7章 門電路設(shè)計(jì)與實(shí)現(xiàn)
7.1 基本門電路
7.2 組合門電路
7.3 三態(tài)門電路
7.4 雙向總線緩沖器
第8章 常用組合邏輯電路設(shè)計(jì)
8.1 編碼器
8.2 譯碼器
8.2.1 二進(jìn)制譯碼器
8.2.2 十進(jìn)制譯碼器
8.2.3 七段譯碼器
8.3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
8.3.1 數(shù)據(jù)選擇器
8.3.2 數(shù)據(jù)分配器
8.4 數(shù)據(jù)比較器
8.5 奇偶產(chǎn)生／校驗(yàn)器
第9章 常用時(shí)序邏輯電路設(shè)計(jì)
9.1 觸發(fā)器
9.1.1 R-S觸發(fā)器
9.1.2 D觸發(fā)器
9.1.3 JK觸發(fā)器
9.1.4 T觸發(fā)器
9.2 計(jì)數(shù)器
9.2.1 常用的二進(jìn)制計(jì)數(shù)器
9.2.2 加減控制計(jì)數(shù)器
9.2.3 特殊功能計(jì)數(shù)器
9.3 寄存器
9.3.1 基本寄存器
9.3.2 移位寄存器
9.4 分頻器
9.4.1 偶數(shù)分頻器
9.4.2 奇數(shù)分頻器
9.4.3 任意整數(shù)分頻器
……
第三部分 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例
第四部分 QuartusII和Verilog仿真
參考文獻(xiàn)