Verilog HDL與CPLD/FPGA項目開發(fā)教程

出版說明
　　前言
　　第1章 CPLD，F(xiàn)PGA項目開發(fā)入門
　　1.1 CPLD／FPGA開發(fā)系統(tǒng)概述
　　1.1.1 PLD的發(fā)展歷程及發(fā)展趨勢
　　1.1.2 CPLD／FPGA概述
　　1.1.3 CPLD／FPGA的結構與原理
　　1.2 CPLD／FPGA器件識別
　　1.2.1 CPLD／FPGA產(chǎn)品概況
　　1.2.2 MAX系列產(chǎn)品的基本功能及編程方式
　　1.3 CCITCPLD／FPGA實驗儀使用
　　1.3.1 實驗儀結構設計
　　1.3.2 熟悉實驗儀的元器件
　　1.3.3 解析主控芯片EPMl270T144C5
　　1.3.4 了解實驗儀的外圍接口及其引腳對應關系
　　1.3.5 設計實驗儀原理圖
　　1.3.6 設計Byte Blastel下載口
　　1.4 QuartusⅡ開發(fā)環(huán)境應用
　　1.4.1 安裝QuartusIl7.2開發(fā)環(huán)境
　　1.4.2 設計三人表決器
　　1.5 Verilog HDL語言基礎應用
　　1.5.1 認識Verilog HDL語言基本結構
　　1.5.2 辨別Verilog HDL語言數(shù)據(jù)類型
　　1.5.3 識別Verilog HDL語言運算符及表達式
　　1.6 Verilog HDL語言實例設計
　　1.6.1 閃爍燈設計
　　1.6.2 流水燈設計
　　1.7 習題
　　
　　第2章 基于CPLD，F(xiàn)PGA的單元項目開發(fā)
　　2.1 項目l設計基本邏輯門電路
　　2.2 項目2設計譯碼器
　　2.2.1 任務1設計3.8譯碼器
　　2.2.2 任務2設計八段LED數(shù)碼管譯碼電路
　　2.3 項目3編碼器和數(shù)據(jù)選擇器設計
　　2.3.1 任務l設計8-3優(yōu)先編碼器
　　2.3.2 任務2設計4.1數(shù)據(jù)選擇器
　　2.4 項目4觸發(fā)器設計
　　2.4.1 任務l觸發(fā)器概述
　　2.4.2 任務2識別基本觸發(fā)器
　　2.4.3 任務3識別觸發(fā)器的邏輯功能
　　2.4.4 任務4設計時鐘觸發(fā)器
　　2.4.5 任務5設計直接置位復位觸發(fā)器
　　2.4.6 任務6轉換不同邏輯功能的觸發(fā)器
　　2.5 項目5全加器設計
　　2.5.1 任務1設計一位全加器
　　2.5.2 任務2設計串行進位加法器
　　2.5.3 任務3設計先行進位加法器
　　2.5.4 任務4設計加減法器
　　2.6 項目6計數(shù)器設計
　　2.6.1 任務1設計二進制計數(shù)器
　　2.6.2 任務2設計七進制計數(shù)器
　　2.6.3 任務3采用異步置數(shù)和同步清零的方法設計七進制計數(shù)器
　　2.7 項目7乘法器設計
　　2.7.1 任務1利用被乘數(shù)左移法設無符號乘法器
　　2.7.2 任務2利用部分積右移法設無符號乘法器
　　2.7.3 任務3設計帶符號乘法器
　　2.8 項目8除法器設計
　　2.8.1 任務1利用比較法設計除法器
　　2.8.2 任務2利用恢復余數(shù)法設計除法器
　　2.8.3 任務3利用不恢復余數(shù)法設計除法器
　　2.9 項目9鍵盤LED發(fā)光二極管應用設計
　　2.9.1 任務1鍵盤LED發(fā)光二極管應用之
　　2.9.2 任務2鍵盤LED發(fā)光二極管應用之二
　　2.9.3 任務3鍵盤去抖動設計
　　2.10 項目10靜、動態(tài)LED發(fā)光二極管顯示
　　2.10.1 任務1靜態(tài)數(shù)碼管的顯示設計
　　2.10.2 任務2動態(tài)數(shù)碼管顯示設計
　　2.11 項目11點陣LED顯示屏及其漢字顯示
　　2.11.1 任務1點陣LED顯示屏測試
　　2.11.2 任務2漢字顯示
　　2.12 項目12蜂鳴器應用設計
　　2.12.1 任務1發(fā)出報警聲
　　2.12.2 任務2設計簡易數(shù)字電子琴
　　2.12.3 任務3設計“梁?！币魳菲?br />　　2.13 項目13LCD液晶顯示系統(tǒng)設計
　　2.13.1 任務1了解液晶顯示的基礎知識
　　2.13.2 任務2液晶屏滾動顯示“www.ccit.is.cn”字符
　　2.14 習題
　　
　　第3章 基于CPLD，F(xiàn)PGA的綜合項目開發(fā)
　　3.1 項目1基于VerilogHDL的數(shù)字時鐘設計與實現(xiàn)
　　3.1.1 任務1任務提出及設計分析
　　3.1.2 任務2分頻模塊設計
　　3.1.3 任務3校時模塊設計
　　3.1.4 任務4計時處理模塊設計
　　3.1.5 任務5報時模塊設計
　　3.1.6 任務6顯示模塊設計
　　3.1.7 任務7頂層模塊設計
　　3.1.8 任務8下載調試運行
　　3.2 項目2基于VerilogHDL的交通信號燈模擬控制設計
　　3.2.1 任務1任務提出及設計分析
　　3.2.2 任務2初始化模塊設計
　　3.2.3 任務3分頻模塊設計
　　3.2.4 任務4控制A方向4盞燈亮火模塊設計
　　3.2.5 任務5控制B方向4盞燈亮滅模塊設計
　　3.2.6 任務6A、B方向各種燈剩余時間的顯示模塊設計
　　3.2.7 任務7頂層文件設計
　　3.2.8 任務8下載調試運行
　　3.3 項目3UART異步串行通信設計
　　3.3.1 任務l串行通信基礎知識
　　3.3.2 任務2串行發(fā)送模塊設計
　　3.3.3 任務3串行接收模塊設計
　　3.4 項目4基于VerilogHDL的四路數(shù)字式競賽搶答器設計
　　3.4.1 任務1任務提出及設計分析
　　3.4.2 任務2信號鎖存電路設計
　　3.4.3 任務3計分電路設計
　　3.4.4 任務4數(shù)碼管顯示電路設計
　　3.4.5 任務5頂層文件設計
　　3.4.6 任務6下載調試運行
　　3.5 習題
　　附錄
　　附錄A Verilog HDL關鍵字
　　附錄B Quartusl L7.2支持的Verilog HDL數(shù)據(jù)類型和語句
　　附錄C 基于Verilog HDL的CPLD／FPGA設計常見問題解析
　　附錄D 高級語言的串行通信編程
　　參考文獻