基于VHDL的CPLD/FPGA開發(fā)與應(yīng)用

第1章 概述
1.1 EDA技術(shù)的發(fā)展概況
1.2 EDA技術(shù)的基本內(nèi)容
1.3 可編程邏輯器件
1.4 軟件開發(fā)工具
1.5 硬件描述語(yǔ)言概述
1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程
1.7 IP核
第2章 可編程邏輯器件
2.1 概述
2.2 簡(jiǎn)單可編程器件
2.2.1 PLD的基本結(jié)構(gòu)
2.2.2 PLD的表示方法
2.2.3 PROM
2.2.4 PLA
2.2.5 PAL
2.2.6 GAL
2.3 CPLD
2.3.1 CPLD的基本結(jié)構(gòu)與工作原理
2.3.2 常用的CPLD器件
2.4 FPGA
2.4.1 查找表
2.4.2 FPGA的基本結(jié)構(gòu)和工作原理
2.4.3 常用的FPGA器件
2.5 CPLD與FPGA的比較
第3章 硬件描述語(yǔ)言VHDL的基本框架介紹
3.1 概述
3.1.1 硬件描述語(yǔ)言的簡(jiǎn)介
3.1.2 VHDL與高級(jí)語(yǔ)言的聯(lián)系與區(qū)別
3.2 VHDL的基本結(jié)構(gòu)
3.2.1 實(shí)體說明
3.2.2 結(jié)構(gòu)體（構(gòu)造體）
3.2.3 庫(kù)、程序包及配置
3.3 VHDL語(yǔ)言要素
3.3.1 數(shù)據(jù)對(duì)象
3.3.2 數(shù)據(jù)類型
3.3.3 基本運(yùn)算符
3.3.4 屬性
3.4 VHDL語(yǔ)言的結(jié)構(gòu)體描述方式
3.4.1 行為描述方式
3.4.2 數(shù)據(jù)流描述方式
3.4.3 結(jié)構(gòu)化描述方式
第4章 VI-IDL典型語(yǔ)句
4.1 VHDL順序語(yǔ)句
4.1.1 賦值語(yǔ)句
4.1.2 條件控制語(yǔ)句
4.1.3 循環(huán)語(yǔ)句
4.1.4 其他順序語(yǔ)句
4.2 VHDL并行語(yǔ)句
4.2.1 進(jìn)程語(yǔ)句
4.2.2 并行信號(hào)賦值語(yǔ)句
4.2.3 元件說明與元件例化語(yǔ)句
4.2.4 生成語(yǔ)句
4.2.5 塊語(yǔ)句
4.3 子程序
4.3.1 函數(shù)
4.3.2 過程
4.4 程序包、配置
4.4.1 程序包
4.4.2 配置
第5章 常用數(shù)字邏輯電路與VI-IDL描述方法
5.1 組合邏輯電路的設(shè)計(jì)
5.1.1 加法器
5.1.2 編碼器、譯碼器
5.1.3 多路選擇器、多路分配器
5.1.4 三態(tài)門及數(shù)據(jù)緩沖器
5.2 時(shí)序邏輯電路
5.2.1 時(shí)鐘信號(hào)與進(jìn)程
5.2.2 觸發(fā)器的描述與置位、復(fù)位方式
5.2.3 寄存器
5.2.4 計(jì)數(shù)器
5.3 有限狀態(tài)機(jī)的設(shè)計(jì)
5.3.1 狀態(tài)轉(zhuǎn)換圖與有限狀態(tài)機(jī)
5.3.2 Moore型的有限狀態(tài)機(jī)設(shè)計(jì)
5.3.3 Mealy型的有限狀態(tài)機(jī)設(shè)計(jì)
5.4 存儲(chǔ)器的設(shè)計(jì)
5.4.1 只讀存儲(chǔ)器
5.4.2 隨機(jī)存儲(chǔ)器
5.4.3 FIFO（先進(jìn)先出堆棧）
5.5 仿真方法
5.5.1 測(cè)試平臺(tái)的概念
5.5.2 測(cè)試平臺(tái)的編寫
5.6 毛刺及其消除
5.6.1 毛刺及其產(chǎn)生的原因
5.6.2 毛刺的消除
5.7 CAN總線控制器
5.7.1 CAN總線協(xié)議
5.7.2 CAN通信控制器的基本框架
5.7.3 CAN通信控制器的具體實(shí)現(xiàn)
第6章 可編程器件的開發(fā)環(huán)境
6.1 QuartusⅡ使用入門
6.1.1 QuartusⅡ軟件的用戶界面
6.1.2 QuartusⅡ軟件的開發(fā)流程
6.2 XilinxISE使用入門
6.2.1 XilinxISE軟件的用戶界面
6.2.2 XilinxISE軟件的開發(fā)流程
第7章 SOPC設(shè)計(jì)入門
7.1 SOPC的基本概念
7.1.1 SOPC及其技術(shù)
7.1.2 NiosⅡ軟核SOPC系統(tǒng)及組件
7.2 SOPC的硬件開發(fā)環(huán)境及硬件開發(fā)
7.2.1 SOPCBuilder簡(jiǎn)介
7.2.2 SOPC的硬件開發(fā)
7.3 SOPC的軟件開發(fā)環(huán)境及軟件開發(fā)
7.3.1 NiosⅡIDE軟件開發(fā)環(huán)境
7.3.2 NiosⅡ外設(shè)及其編程實(shí)例
7.4 自定義外設(shè)的開發(fā)
7.4.1 自定義外設(shè)的VHDL描述
7.4.2 封裝為SOPCBuilder組件
7.4.3 在Nios系統(tǒng)中添加組件
7.4.4 自定義外設(shè)的應(yīng)用
第8章 數(shù)據(jù)采集中的控制器設(shè)計(jì)
8.1 數(shù)據(jù)采集的基礎(chǔ)知識(shí)
8.1.1 采集速度與電路結(jié)構(gòu)的關(guān)系
8.1.2 A／D分辨率和數(shù)據(jù)輸出格式
8.1.3 信號(hào)采樣周期
8.1.4 信號(hào)處理方式
8.1.5 多通道數(shù)據(jù)采集
8.1.6 觸發(fā)方式
8.1.7 負(fù)延遲觸發(fā)
8.1.8 常見的數(shù)據(jù)采集系統(tǒng)的組織結(jié)構(gòu)
8.2 典型數(shù)據(jù)采集系統(tǒng)中的控制電路設(shè)計(jì)
8.2.1 低速多路數(shù)據(jù)采集系統(tǒng)中控制電路設(shè)計(jì)
8.2.2 帶FIFO緩沖存儲(chǔ)的多通道數(shù)據(jù)采集控制電路設(shè)計(jì)
8.2.3 流式信號(hào)實(shí)時(shí)處理算法的寄存器組與A／D轉(zhuǎn)換控制電路設(shè)計(jì)
8.2.4 存儲(chǔ)式數(shù)據(jù)采集系統(tǒng)中負(fù)延遲觸發(fā)的控制電路設(shè)計(jì)
參考文獻(xiàn)