計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)

第1章 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的基礎(chǔ)
1.1 計(jì)算機(jī)的發(fā)展及其分類
1.1.1 計(jì)算機(jī)的發(fā)展
1.1.2 計(jì)算面的分類
1.2 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的概念
1.2.1 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.2.2 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的定義
1.2.3 計(jì)算機(jī)系統(tǒng)設(shè)計(jì)的主要方法
1.3 計(jì)算機(jī)系統(tǒng)評(píng)價(jià)標(biāo)準(zhǔn)
1.3.1 計(jì)算機(jī)系統(tǒng)設(shè)計(jì)的定量分析原理
1.3.2 計(jì)算機(jī)系統(tǒng)的評(píng)價(jià)
1.4 器件、軟件、應(yīng)用對(duì)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的影響
1.4.1 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的演變
1.4.2 器件對(duì)計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的影響
1.4.3 軟件對(duì)系統(tǒng)結(jié)構(gòu)的影響
1.4.4 應(yīng)用對(duì)系統(tǒng)結(jié)構(gòu)的影響
1.5 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的分類
1.5.1 弗林分類法
1.5.2 其他分類法
本章小結(jié)
習(xí)題1
第2章 計(jì)算機(jī)指令系統(tǒng)
2.1 數(shù)據(jù)類型
2.1.1 數(shù)據(jù)類型
2.1.2 數(shù)據(jù)表示與數(shù)據(jù)結(jié)構(gòu)
2.1.3 浮點(diǎn)數(shù)據(jù)表示
2.1.4 自定義數(shù)據(jù)表示
2.1.5 其他數(shù)據(jù)表示
2.1.6 引入數(shù)據(jù)表示的原則
2.2 尋址技術(shù)
2.2.1 編址方式
2.2.2 尋址方式
2.2.3 程序裝入與定位方式
2.3 指令系統(tǒng)的設(shè)計(jì)
2.3.1 指令格式的優(yōu)化設(shè)計(jì)
2.3.2 指令功能的設(shè)計(jì)
2.4 指令系統(tǒng)的改進(jìn)
2.4.1 復(fù)雜指令系統(tǒng)（CISC）
2.4.2 精簡指令系統(tǒng)（RISC）
本章小結(jié)
習(xí)題2
第3章 存儲(chǔ)系統(tǒng)
3.1 存儲(chǔ)系統(tǒng)原理
3.1.1 存儲(chǔ)系統(tǒng)的概念
3.1.2 存儲(chǔ)器的層次結(jié)構(gòu)
3.2 虛擬存儲(chǔ)系統(tǒng)
3.2.1 虛擬存儲(chǔ)器的地址映像和地址交換
3.2.2 頁面替換算法
3.2.3 提高主存合中率的方法
3.3 高速緩沖存儲(chǔ)器
3.3.1 Cache存儲(chǔ)器的基本工作原理
3.3.2 Cache的一致性及性能分析
3.3.3 11種先進(jìn)的Cache性能優(yōu)化方法
3.4 三級(jí)存儲(chǔ)系統(tǒng)
3.5 并行存儲(chǔ)器
3.5.1 存儲(chǔ)器的頻帶平衡
3.5.2 并行存儲(chǔ)器
3.6 RAID系統(tǒng)
3.7 存儲(chǔ)域網(wǎng)絡(luò)
本章小結(jié)
習(xí)題3
第4章 輸入/輸出系統(tǒng)
4.1 輸入/輸出系統(tǒng)概述
4.1.1 輸入/輸出系統(tǒng)的特點(diǎn)
4.1.2 基本的輸入/輸出方工
4.2 輸入/輸出總線
4.2.1 總線概述
4.2.2 輸入/輸出總線的設(shè)計(jì)
4.3 I/O處理機(jī)
4.3.1 通道
4.3.2 外圍處理機(jī)
本章小結(jié)
習(xí)題4
第5章 流水線技術(shù)與向量處理技術(shù)
5.1 流水線基礎(chǔ)
5.1.1 指令的重疊執(zhí)行
5.1.2 RISC對(duì)流水線技術(shù)的支持
5.1.3 先行控制技術(shù)
5.2 流水線技術(shù)
5.2.1 流水線工作原理
5.2.2 流水線的分類
5.2.3流水線的主要性能及其分析
5.3 流水線的相關(guān)性分析及處理
5.3.1 局部相關(guān)及處理
5.3.2 全局相關(guān)及處理
5.4 向量的流水線處理與向量流水線處理機(jī)
5.4.1 向量處理方式
5.4.2 向量流水線處理機(jī)
5.4.3 提高向量流水線處理機(jī)性能的常用技術(shù)
本章小結(jié)
習(xí)題5
第6章 并行處理機(jī)
6.1 陣列處理機(jī)
6.1.1 SIMD計(jì)算機(jī)的基本概念和模型
6.1.2 陣列處理機(jī)的特點(diǎn)
6.2 陣列機(jī)中并行存儲(chǔ)器的無沖突訪問
6.3 相聯(lián)處理機(jī)
6.3.1 相聯(lián)處理機(jī)和相聯(lián)存儲(chǔ)器
6.3.2 相聯(lián)存儲(chǔ)器的基本組成和工作原理
6.3.3 相聯(lián)檢索算法
6.4 脈動(dòng)陣列機(jī)
6.4.1 脈動(dòng)陣列機(jī)的結(jié)構(gòu)原理
6.4.2 通用脈動(dòng)陣列機(jī)的發(fā)展
6.5 互聯(lián)網(wǎng)絡(luò)
6.5.1 靜態(tài)互聯(lián)網(wǎng)絡(luò)
6.5.2 動(dòng)態(tài)互聯(lián)網(wǎng)絡(luò)
6.5.3 互聯(lián)網(wǎng)絡(luò)的通信問題
6.6 超標(biāo)量流水線和超級(jí)流水線
6.6.1 超標(biāo)量處理機(jī)
6.6.2 超流水線處理機(jī)
6.6.3 超標(biāo)量超流水線處理機(jī)
6.7 超長指令字處理機(jī)
本章小結(jié)
習(xí)題6
第7章 PC的系統(tǒng)結(jié)構(gòu)
7.1 PC的發(fā)展回顧
7.1.1 PC發(fā)展的簡單回顧
7.1.2 影響PC處理器發(fā)展的兩個(gè)重大事件
7.2 IntelCore微架構(gòu)
7.3 AMD64處理器架構(gòu)
7.4 主板芯片組
7.4.1 主板芯片組的概念
7.4.2 前端總線
7.5 未來PC處理器的發(fā)展方向
本章小結(jié)
習(xí)題7
第8章 多處理器系統(tǒng)
8.1 指令級(jí)并行性的限制和超線程技術(shù)
8.1.1 指令級(jí)并行性的限制
8.1.2 超線程技術(shù)
8.1.3 限制單處理器發(fā)展的其他主要因素
8.2 多處理器構(gòu)成的系統(tǒng)結(jié)構(gòu)
8.2.1 多核處理器結(jié)構(gòu)
8.2 一多處理器結(jié)構(gòu)
8.2.3 多處理器并行處理定量分析和所遇到的問題
8.3 多處理器的Cache一致性
8.3.1 對(duì)稱式共享存儲(chǔ)器系統(tǒng)和多處理器的Cache一致性
8.3.2 分布式共享存儲(chǔ)器系統(tǒng)和基于目錄的Cache一致性
8.4 多處理器系統(tǒng)的同步機(jī)制
8.4.1 基本硬件原語
8.4.2 同步機(jī)制的實(shí)現(xiàn)
8.4.3 多線程同步機(jī)制帶來的問題
8.5 集群系統(tǒng)
8.5.1 集群系統(tǒng)及其特點(diǎn)
8.5.2 集群系統(tǒng)的關(guān)鍵技術(shù)
8.6 多處理器系統(tǒng)的程序并行性
8.6.1 程序的并行性挖掘
8.6.2 支持并行程序的軟件工具
8.7 曙光5000超級(jí)計(jì)算機(jī)
本章小結(jié)
習(xí)題8
第9章 DLX虛擬處理器及其實(shí)驗(yàn)
9.1 WinDLX虛擬處理器概述
9.2 WinDLX虛擬處理器的指令系統(tǒng)
9.2.1 DLx指令集結(jié)構(gòu)
9.2.2 DLX指令集
9.3 WinDLX匯編
9.3.1 數(shù)據(jù)定義及存儲(chǔ)器分配
9.3.2 陷入操作
9.4 WinDLX的流水線結(jié)構(gòu)
9.4.1 WinDLx的基本結(jié)構(gòu)
9.4.2 引入流水線操作的DLx處理器
9.4.3 DLx基本流水線面臨的問題分析
9.5 WinDLx虛擬處理器上機(jī)操作
9.5.1 WinDLX的啟動(dòng)和配置
9.5.2 裝載測(cè)試程序
9.5.3 模擬運(yùn)行程序
實(shí)驗(yàn)1 熟悉WinDLX的使用
實(shí)驗(yàn)2 DLX流水線結(jié)構(gòu)相關(guān)
實(shí)驗(yàn)3 DLX流水線數(shù)據(jù)相關(guān)
實(shí)驗(yàn)4 DLX流水線指令調(diào)度
參考文獻(xiàn)