EDA技術(shù)與Verilog設(shè)計(jì)

定　價(jià)：￥40.00

作　者：	王金明、冷自強(qiáng)
出版社：	科學(xué)出版社
叢編項(xiàng)：	高等院校信息與電子技術(shù)類規(guī)劃教材
標(biāo)　簽：	工科

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ISBN：	9787030224866	出版時(shí)間：	2008-08-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	427	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《高等院校信息與電子技術(shù)規(guī)劃教材·EDA技術(shù)與Verilog設(shè)計(jì)》系統(tǒng)介紹EDA與FPGA設(shè)計(jì)技術(shù)，主要內(nèi)容包括EDA設(shè)計(jì)流程與典型設(shè)計(jì)工具、FPGA／CPLD器件、Verilog硬件描述語(yǔ)言等。《高等院校信息與電子技術(shù)規(guī)劃教材·EDA技術(shù)與Verilog設(shè)計(jì)》以Quartus Ⅱ、Synplify Pro／Synplify軟件為平臺(tái)，以Verilog-1995和Verilog-2001為語(yǔ)言標(biāo)準(zhǔn)，以可綜合的設(shè)計(jì)為重點(diǎn)，以大量經(jīng)過(guò)驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例為依據(jù)，系統(tǒng)地闡述了EDA設(shè)計(jì)方法與設(shè)計(jì)技術(shù)，深入討論了設(shè)計(jì)優(yōu)化的問(wèn)題?！陡叩仍盒Ｐ畔⑴c電子技術(shù)規(guī)劃教材·EDA技術(shù)與Verilog設(shè)計(jì)》的特點(diǎn)是：著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書(shū)深入淺出，概念清晰，語(yǔ)言流暢。

作者簡(jiǎn)介

暫缺《EDA技術(shù)與Verilog設(shè)計(jì)》作者簡(jiǎn)介

圖書(shū)目錄

第1章　EDA技術(shù)概述
　1.1　EDA技術(shù)及其發(fā)展
　1.2　Top-down設(shè)計(jì)與IP核設(shè)計(jì)
　　1.2.1　Top-down設(shè)計(jì)
　　1.2.2、Bottom-up設(shè)計(jì)
　　1.2.3　IP復(fù)用技術(shù)與SOC
　1.3　EDA設(shè)計(jì)的流程
　　1.3.1輸入
　　1.3.2綜合
　　1.3.3適配
　　1.3.4仿真
　　1.3.5編程
　1.4　常用的EDA軟件工具
　1.5　EDA技術(shù)的發(fā)展趨勢(shì)
　習(xí)題
第2章　PLD器件
　2.1　概述
　2.2　PLD的分類
　　2.2.1　按集成度分類
　　2.2.2　按編程特點(diǎn)分類
　　2.2.3　按結(jié)構(gòu)特點(diǎn)分類
　2.3　PLD的基本原理與結(jié)構(gòu)
　2.4　低密度PLD的原理與結(jié)構(gòu)
　2.5　CPLD的原理與結(jié)構(gòu)
　　2.5.1　宏單元結(jié)構(gòu)
　　2.5.2　典型CPLD的結(jié)構(gòu)
　2.6　FPGA的原理與結(jié)構(gòu)
　　2.6.1　查找表結(jié)構(gòu)
　　2.6.2　典型FPGA的結(jié)構(gòu)
　2.7　PLD器件的編程元件
　　2.7.1　熔絲型開(kāi)關(guān)
　　2.7.2　反熔絲型開(kāi)關(guān)
　　2.7.3　浮柵編程元件
　　2.7.4　基于SRAM的編程元件
　2.8　邊界掃描測(cè)試技術(shù)
　2.9　在系統(tǒng)編程
　2.10　FPGA／CPLD器件概述
　　2.10.1　Lattice的FPGA／CPLD
　　2.10.2　Xilinx的FPGA／CPLD
　　2.10.3　Altera的FPGA／CPLD
　2.11　PLD的發(fā)展趨勢(shì)
　　習(xí)題
第3章　典型FPGA／CPLD的結(jié)構(gòu)與配置
　3.1　Stratix高端FPGA系列
　　3.1.1　Stratix器件
　　3.1.2　StratixIl器件
　3.2　Cyclone低成本FPGA系列
　　3.2.1　Cyclone器件
　　3.2.2　Cyclone　Ⅱ器件
　3.3　ACEX　1K器件
　3.4典型CPLD器件
　　3.4.1　MAX?、蚱骷?br />　　3.4.2　MAX　7000器件
　3.5　FPGA／CPLD的配置
　　3.5.1　CPLD器件的配置
　　3.5.2　FPGA器件的配置
　習(xí)題
第4章　QuartusⅡ集成開(kāi)發(fā)工具
　4.1　Quartus?、蛟韴D設(shè)計(jì)
　　4.1.1　半加器原理圖輸入
　　4.1.2　半加器編譯與仿真
　　4.1.3　全加器設(shè)計(jì)與仿真
　4.2　QuartusⅡ文本設(shè)計(jì)
　　4.2.1　創(chuàng)建工程文件
　　4.2.2　編譯與仿真
　4.3　QuartusⅡ的優(yōu)化設(shè)置
　　4.3.1　Setting設(shè)置
　　4.3.2　分析與綜合設(shè)置
　　4.3.3　優(yōu)化布局布線
　　4.3.4　設(shè)計(jì)可靠性檢查
　4.4　QuartusⅡ的時(shí)序分析
　……
第5章 Verilog初步設(shè)計(jì)
第6章 Verilog設(shè)計(jì)進(jìn)階
第7章 Verilog設(shè)計(jì)的層次與風(fēng)格
第8章宏功能模塊設(shè)計(jì)
第9章 Verilog數(shù)字電路設(shè)計(jì)
第10章設(shè)計(jì)的優(yōu)化
第11章仿真
第12章 Verilog語(yǔ)言的發(fā)展
第13章數(shù)字設(shè)計(jì)實(shí)例
附錄A 有關(guān)術(shù)語(yǔ)與縮略語(yǔ)
附錄B Verilog HDL（IEEE Std 1364－1995）關(guān)鍵字
附錄C Verilog HDL（IEEE Std 1364－2001）關(guān)鍵字
附錄D Quartus Ⅱ支持的Verilog結(jié)構(gòu)
附錄E Synplify Pro／Synplify可綜合的Verilog結(jié)構(gòu)
附錄F EDA實(shí)驗(yàn)系統(tǒng)簡(jiǎn)介
參考文獻(xiàn)