高速電路PCB設(shè)計與EMC技術(shù)分析

第一篇 基 礎(chǔ) 篇
第1章 高速電路PCB概述
1.1 高速信號
1.1.1 高速的界定
1.1.2 高速信號的頻譜
1.1.3 高速電路與射頻電路的區(qū)別
1.2 無源器件的射頻特性
1.2.1 金屬導線和走線
1.2.2 電阻
1.2.3 電容
1.2.4 電感和磁珠
1.3 PCB基礎(chǔ)概念
1.4 高速電路設(shè)計面臨的問題
1.4.1 電磁兼容性
1.4.2 信號完整性
1.4.3 電源完整性
第2章 高速電路電磁兼容
2.1 電磁兼容的基本原理
2.1.1 電磁兼容概述
2.1.2 電磁兼容標準
2.1.3 電磁兼容設(shè)計的工程方法
2.2 電磁干擾
2.2.1 電磁干擾概述
2.2.2 電磁干擾的組成要素
2.3 地線干擾與接地技術(shù)
2.3.1 接地的基礎(chǔ)知識
2.3.2 接地帶來的電磁兼容問題
2.3.3 各種實用接地方法
2.3.4 接地技術(shù)概要
2.4 干擾濾波技術(shù)
2.4.1 共模和差模電流
2.4.2 干擾濾波電容
2.4.3 濾波器的安裝
2.5 電磁屏蔽技術(shù)
2.5.1 電磁屏蔽基礎(chǔ)知識
2.5.2 磁場的屏蔽
2.5.3 電磁密封襯墊
2.5.4 截止波導管
2.6 PCB的電磁兼容噪聲
2.6.1 PCB線路上的噪聲
2.6.2 PCB的輻射
2.6.3 PCB的元器件
2.7 本章小結(jié)
第3章 高速電路信號完整性
3.1 信號完整性的基礎(chǔ)
3.1.1 信號完整性問題
3.1.2 高速電路信號完整性問題的分析工具
3.2 傳輸線原理
3.2.1 PCB中的傳輸線結(jié)構(gòu)
3.2.2 傳輸線參數(shù)
3.2.3 傳輸線模型
3.3 時序分析
3.3.1 傳播速度
3.3.2 時序參數(shù)
3.3.3 時序設(shè)計目標和應(yīng)用舉例
3.4 反射
3.4.1 瞬態(tài)阻抗及反射
3.4.2 反彈
3.4.3 上升沿對反射的影響
3.4.4 電抗性負載反射
3.5 串擾
3.5.1 串擾現(xiàn)象
3.5.2 容性耦合和感性耦合
3.5.3 串擾的模型描述
3.5.4 串擾噪聲分析
3.5.5 互連參數(shù)變化對串擾的影響
3.6 本章小結(jié)
第4章 高速電路電源完整性
4.1 電源完整性問題概述
4.1.1 芯片內(nèi)部開關(guān)噪聲
4.1.2 芯片外部開關(guān)噪聲
4.1.3 減小同步開關(guān)噪聲的其他措施
4.1.4 同步開關(guān)噪聲總結(jié)
4.2 電源分配網(wǎng)絡(luò)系統(tǒng)設(shè)計
4.2.1 PCB電源分配系統(tǒng)
4.2.2 電源模塊的模型
4.2.3 去耦電容的模型
4.2.4 電源／地平面對的模型
4.3 本章小結(jié)
第5章 去耦和旁路
5.1 去耦和旁路特性
5.2 去耦和旁路電路屬性參數(shù)
5.2.1 能量儲存
5.2.2 阻抗
5.2.3 諧振
5.2.4 其他特性
5.3 電源層和接地層電容
5.4 電容選擇舉例
5.4.1 去耦電容的選擇
5.4.2 大電容的選擇
5.4.3 選擇電容的其他考慮因素
5.5 集成芯片內(nèi)電容
5.6 本章小結(jié)
第6章 高速電路PCB的布局和布線
6.1 走線與信號回路
6.1.1 PCB的走線結(jié)構(gòu)
6.1.2 網(wǎng)絡(luò)、傳輸線、信號路徑和走線
6.1.3 “地”、返回路徑、鏡像層和磁通最小化
6.2 返回路徑
6.2.1 返回電流的分布
6.2.2 不理想的參考平面
6.2.3 參考平面的切換
6.2.4 地彈
6.3 高速PCB的疊層設(shè)計
6.3.1 多層板疊層設(shè)計原則
6.3.2 盡量使用多層電路板
6.3.3 6層板疊層配置實例
6.4 高速PCB的分區(qū)
6.4.1 高速PCB的功能分割
6.4.2 混合信號PCB的分區(qū)設(shè)計
6.5 高速PCB的元件布局
6.5.1 布線拓撲和端接技術(shù)
6.5.2 如何選擇端接方式
6.5.3 端接的仿真分析
6.6 高速PCB布線策略和技巧
6.6.1 過孔的使用
6.6.2 調(diào)整走線長度
6.6.3 拐角走線
6.6.4 差分對走線
6.6.5 走線的3?W原則
6.7 本章小結(jié)
第二篇 應(yīng) 用 篇
第7章 現(xiàn)代高速PCB設(shè)計方法及EDA
7.1 現(xiàn)代高速PCB設(shè)計方法
7.1.1 傳統(tǒng)的PCB設(shè)計方法
7.1.2 基于信號完整性分析的PCB設(shè)計方法
7.2 高速互連仿真模型
7.2.1 SPICE模型
7.2.2 IBIS模型
7.2.3 Verilog-AMS/VHDL-AMS模型
7.2.4 三種模型的比較
7.2.5 傳輸線模型
7.3 常用PCB設(shè)計軟件
7.3.1 Protel
7.3.2 OrCAD
7.3.3 ZUKEN CR
7.3.4 Cadence Allegro系統(tǒng)互連設(shè)計平臺
7.3.5 Mentor Graphics PADS
7.4 本章小結(jié)
第8章 PowerLogic & PowerPCB——高速電路設(shè)計
8.1 PADS軟件套裝
8.2 PowerLogic——原理圖設(shè)計
8.2.1 PowerLogic的用戶界面
8.2.2 建立一個新的設(shè)計
8.2.3 環(huán)境參數(shù)設(shè)置
8.2.4 添加、刪除和復制元件
8.2.5 PADS元件庫與新元件的創(chuàng)建
8.2.6 建立和編輯連線
8.2.7 在PowerLogic下的疊層設(shè)置
8.2.8 在PowerLogic下定義設(shè)計規(guī)則
8.2.9 輸出網(wǎng)表到PCB
8.3 PowerPCB——版圖設(shè)計
8.3.1 PowerPCB的用戶界面
8.3.2 設(shè)計準備
8.3.3 單位設(shè)置
8.3.4 建立板邊框
8.3.5 設(shè)置禁布區(qū)
8.3.6 輸入網(wǎng)表
8.3.7 疊層設(shè)計
8.3.8 定義設(shè)計規(guī)則
8.3.9 顏色設(shè)置
8.4 元件布局
8.4.1 準備
8.4.2 散開元器件
8.4.3 設(shè)置網(wǎng)絡(luò)的顏色和可見性
8.4.4 建立元件組合
8.4.5 原理圖驅(qū)動布局
8.4.6 放置連接器
8.4.7 順序放置電阻
8.4.8 使用查找（Find）命令放置元件
8.4.9 極坐標方式放置（Radial Placement）元件
8.4.10 布局完成
8.5 布線
8.5.1 布線準備
8.5.2 幾種布線方式
8.5.3 布線完成
8.6 定義分割／混合平面層
8.6.1 選擇網(wǎng)絡(luò)并指定不同的顯示顏色
8.6.2 設(shè)置各層的顯示顏色和平面層的屬性
8.6.3 定義平面層區(qū)域
8.6.4 定義平面層的分隔
8.6.5 灌注平面層
8.6.6 初步完成PCB設(shè)計
8.7 本章小結(jié)
第9章 HyperLynx——信號完整性及EMC分析
9.1 HyperLynx軟件
9.2 LineSim——布線前仿真
9.2.1 利用LineSim進行反射分析
9.2.2 利用LineSim進行EMC/EMI分析
9.2.3 傳輸線損耗仿真
9.2.4 利用LineSim進行串擾分析
9.3 BoardSim——布線后分析
9.3.1 生成BoardSim電路板
9.3.2 BoardSim的批處理板級分析
9.3.3 BoardSim的交互式仿真
9.3.4 BoardSim端接向?qū)?br />9.3.5 BoardSim串擾分析
9.4 本章小結(jié)
第10章 實例——基于信號完整性分析的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計
10.1 系統(tǒng)組成
10.1.1 AD9430芯片簡介
10.1.2 CPLD芯片簡介
10.1.3 USB2.0設(shè)備控制芯片——CY7C
10.1.4 SDRAM
10.2 基于信號完整性的系統(tǒng)設(shè)計過程
10.2.1 原理圖的信號完整性設(shè)計
10.2.2 PCB的信號完整性設(shè)計
10.3 設(shè)計驗證
10.3.1 差分時鐘網(wǎng)絡(luò)仿真
10.3.2 數(shù)據(jù)通道仿真
10.4 本章小結(jié)
附錄A 常用導體材料的特性參數(shù)
附錄B 常用介質(zhì)材料的特性參數(shù)
附錄C 變化表
附錄D 國際單位的前綴
參考文獻