開放式實(shí)驗(yàn)CPU設(shè)計(jì)

第1章 VHDL入門
　1.1 VHDL入門需掌握的基本知識(shí)
　1.2　命名規(guī)則和注釋
　1.3　對(duì)象及其說(shuō)明、運(yùn)算和賦值
1.3.1　信號(hào)、變量和常量
1.3.2　數(shù)據(jù)類型
1.3.3　信號(hào)、變量和常量的說(shuō)明
1.3.4　常用運(yùn)算符
1.3.5 賦值語(yǔ)句
　1.4　if語(yǔ)句、process語(yǔ)句和case語(yǔ)句的使用
1.4.1 if語(yǔ)句
1.4.2 process語(yǔ)句
1.4.3 case語(yǔ)句
1.5　設(shè)計(jì)實(shí)體
1.5.1 實(shí)體
　　1.5.2　結(jié)構(gòu)體
1.6　層次結(jié)構(gòu)設(shè)計(jì)
1.6.1 component語(yǔ)句和port map語(yǔ)句
1.6.2 用層次結(jié)構(gòu)設(shè)計(jì)方法設(shè)計(jì)一個(gè)與或門
1.7　一個(gè)通用寄存器組的設(shè)計(jì)
　　1.7.1　設(shè)計(jì)要求
1.7.2　設(shè)計(jì)方案
1.7.3　設(shè)計(jì)實(shí)現(xiàn)
　1.8　用VHDL設(shè)計(jì)硬件的建議
第2章 16位實(shí)驗(yàn)CPu設(shè)計(jì)實(shí)例
　2.1 指令系統(tǒng)
2.1.1　指令系統(tǒng)格式
2.1.2　指令系統(tǒng)設(shè)計(jì)說(shuō)明
　2.2　實(shí)驗(yàn)CPU總體設(shè)計(jì)方案
2.2.1　一條指令執(zhí)行需要3拍時(shí)間
2.2.2　實(shí)驗(yàn)CPU的總體構(gòu)成
　2.3　指令流程表
　2.4　實(shí)驗(yàn)CPU的VHDL程序源代碼
2.4.1　通用寄存器組部分regfile
2.4.2 取指部分instru_fetch
2.4.3　指令譯碼部分decoder_unit
2.4.4 執(zhí)行部分exe_unit
2.4.5　存儲(chǔ)器部分memory_unit
2.4.6 程序包exp_cpu_components
2.4.7　頂層設(shè)計(jì)實(shí)體exp_cpu
第3章　QuartusⅡ基本使用方法
　3.1 Quartus主屏幕
　3.2　格雷碼計(jì)數(shù)器設(shè)計(jì)示例
　3.3　仿真
3.3.1 生成仿真波形文件
3.3.2　設(shè)置仿真參數(shù)
3.3.3　啟動(dòng)仿真且觀察波形
　3.4　SOF格式文件下載
　3.5　使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試
　3.6 電原理圖和VHDL程序的層次結(jié)構(gòu)設(shè)計(jì)
第4章　TEe?CA開放式CPU實(shí)驗(yàn)教學(xué)系統(tǒng)介紹
　4.1 TEC?CA的總體結(jié)構(gòu)概述
4.1.1 TEC CA的組成部分
4.1.2 TEC?CA的總體結(jié)構(gòu)
　4.2　TEC?CA的設(shè)計(jì)指導(dǎo)思想
　4.3　TEC?CA的功能概述
4.3.1　TEC?CA的基本功能
4.3.2　TEC?CA的擴(kuò)展功能
　4.4　子板
4.4.1　ACEXIK系列FPGA的特點(diǎn)
4.4.2　ACEXlK系列FPGA的結(jié)構(gòu)
……
第5章　調(diào)試軟件Debugcontroller
第6章　計(jì)算機(jī)組成原理實(shí)驗(yàn)
第7章　計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)實(shí)驗(yàn)
附錄A　VHDL基礎(chǔ)
附錄B　EP1C6和EP1C12引腳
參考文獻(xiàn)