EDA技術(shù)與VHDL（第2版）

第1章　概述
1.1 電子設計自動化技術(shù)及其發(fā)展
1.2 電子設計自動化應用對象
1.3 VHDL
1.4 EDA的優(yōu)勢
1.5 面向FPGA的開發(fā)流程
1.6 QuartusⅡ概述
1.7 IP核
1.8 EDA技術(shù)的發(fā)展趨勢

第2章　PLD硬件特性與編程技術(shù)
2.1 PLD概述
2.2 低密度PLD可編程原理
2.3 CPLD的結(jié)構(gòu)與可編程原理　
2.4 FPGA的結(jié)構(gòu)與可編程原理
2.5 硬件測試技術(shù)
2.6 FPGA/CDLD產(chǎn)品概述
2.7 編程與配置

第3章　VHDL基礎
3.1 VHDL基本語法
3.2 時序電路描述
3.3 全加器的VHDL描述
3.4 計數(shù)器設計
3.5 一般計數(shù)器的VHDL設計方法
3.6 數(shù)據(jù)對象
3.7 IF語句概述
3.8 進程語句歸納
3.9 并行賦值語句概述
3.10 雙向和三態(tài)電路信號賦值
3.11 仿真延時

第4章　QuartusⅡ使用方法
4.1 QuartusⅡ設計流程
4.2 嵌入式邏輯分析儀
4.3 編輯SignalTapⅡ的觸發(fā)信號
4.4 LPM_ROM宏模塊使用
4.5 In-System Memory Content Editor應用
4.6 LPM_RAM/FIFO的定制與應用
4.7 LPM嵌入式鎖相環(huán)調(diào)用
4.8 IP核NCO使用方法
4.9 原理圖設計方法
4.10 流水線乘法器的混合輸入設計

第5章　VHCL狀態(tài)機
7.1 狀態(tài)機設計相關語句
7.2 Moore狀態(tài)機
7.3 Mealy狀態(tài)機
7.4 狀態(tài)編碼
7.5 非法狀態(tài)處理

第6章 16位CISC CPU設計
6.1 頂層系統(tǒng)設計
6.2 CPU基本部件設計
6.3 CPU的時序仿真與實現(xiàn)
6.4 應用程序設計實例

第7章 VHDL語句
7.1 順序語句
7.2 并行語句
7.3 屬性描述與定義語句
7.4 直接數(shù)字合成器設計
7.5 等精度頻率/相位計設計

第8章 VHDL結(jié)構(gòu)
8.1 VHDL實體
8.2 VHDL結(jié)構(gòu)體
8.3 VHDL子程序
8.4 VHDL庫
8.5 VHDL程序包
8.6 VHDL配置
8.7 VHDL文字規(guī)則
8.8 VHDL數(shù)據(jù)類型
8.9 VHDL操作符
8.10 VGA彩條信號顯示控制器設計
8.11 VGA圖像顯示控制器設計

第9章 DSP Builder設計初步
9.1 MATLAB/DSP Builder及其設計流程
9.2 正弦信號發(fā)生器設計
9.3 DSP Builder層次化設計
9.4 基于DSP Builder 的DDS設計
9.5 數(shù)字編碼與譯碼器設計
9.6 硬件環(huán)HIL仿真設計
9.7 DSP Builder的狀態(tài)機設計

第10章 DSP Builder設計深入
10.1 FIR數(shù)字濾波器設計
10.2 VHDL模塊插入仿真與設計
10.3 正交幅度調(diào)制與解調(diào)模型設計
10.4 NCO IP核應用
10.5 基于IP的數(shù)字編譯碼器設計

參考文獻