通信收發(fā)信機(jī)的Verilog實(shí)現(xiàn)與仿真

叢書(shū)序
前言
第1章 組合邏輯的Verilog HDL實(shí)現(xiàn)
1.1 基末邏輯器件的Verilog HDL門(mén)級(jí)描述
1.2 組合邏輯電路的Verilog HDL描述
第2章 時(shí)序電路的Verilog HDL實(shí)現(xiàn)
2.1 D觸發(fā)器
2.2 鎖存器
2.3 簡(jiǎn)單時(shí)序電路的Verilog描述
2.4 利用狀態(tài)機(jī)設(shè)計(jì)較復(fù)雜的時(shí)序電路
第3章 Verilog程序的ModelSim仿真
3.1 激勵(lì)程序的編寫(xiě)
3.2 ModelSim仿真
第4章 可綜合的Verilog語(yǔ)言
4.1 Verilog語(yǔ)言描述與綜合實(shí)現(xiàn)的關(guān)系
4.2 Verilog語(yǔ)言的編碼風(fēng)格
4.3 可編輯邏輯器件
4.4 可綜合的Verilog語(yǔ)言
第5章 Verilog在擴(kuò)頻通信中的應(yīng)用
5.1 pn碼產(chǎn)生器
5.2 串行pn碼捕獲
第6章 數(shù)字信號(hào)基帶處理的Verilog實(shí)現(xiàn)
6.1 卷積編碼
6.2 基帶成形
6.3 FIR濾波器
6.4 自動(dòng)增益控制
6.5 時(shí)鐘分頻
6.6 異步串口通信及UART實(shí)現(xiàn)
6.7 擴(kuò)頻調(diào)制
6.8 差分編碼
第7章 全數(shù)字調(diào)制的Verilog實(shí)現(xiàn)
……
第8章 全數(shù)字解調(diào)的Verilog實(shí)現(xiàn)
第9章 離散傅里葉變換的Verilog實(shí)現(xiàn)
參考文獻(xiàn)