集成數(shù)字電子技術

第1章邏輯分析與設計基礎
1.1邏輯代數(shù)的公式與基本定理
1.1.1基本公式
1.1.2幾個常用公式
1.1.3三個基本定理
1.1.4邏輯代數(shù)和普通代數(shù)的比較
1.2邏輯函數(shù)及其表示方法
1.2.1邏輯函數(shù)的定義
1.2.2邏輯函數(shù)的表示方法
1.2.3各種表示方法之間的相互轉換
1.2.4邏輯函數(shù)的兩種標準形式
1.3邏輯函數(shù)表達式的化簡
1.3.1化簡的概念
1.3.2公式法化簡
1.3.3卡諾圖法化簡
1.4具有無關項的邏輯函數(shù)及其化簡
1.4.1無關項的概念
1.4.2無關項在邏輯函數(shù)化簡中的應用
1.5邏輯函數(shù)其他類型簡化式的求法
1.6組合邏輯電路和時序邏輯電路概述
1.6.1兩種邏輯電路的不同特點
1.6.2兩種邏輯電路功能的不同描述方法
思考題與習題
第2章數(shù)字系統(tǒng)基本邏輯單元
2.1組合電路基本單元——邏輯門
2.1.1常用邏輯門
2.1.2其他形式邏輯門
2.1.3常用集成邏輯門系列
2.1.4門電路多余輸入端的處理措施
2.2時序電路基本單元——觸發(fā)器
2.2.1觸發(fā)器概述
2.2.2觸發(fā)器的電路結構與動作特點
2.2.3觸發(fā)器的邏輯功能及其描述方法
2.2.4集成觸發(fā)器
2.2.5觸發(fā)器邏輯功能的轉換
2.2.6觸發(fā)器的電路結構與邏輯功能的關系
2.2.7觸發(fā)器的動態(tài)特性
2.3脈沖波形產生與整形電路
2.3.1基礎知識
2.3.2多諧振蕩器
2.3.3單穩(wěn)態(tài)觸發(fā)器
2.3.4施密特觸發(fā)器
2.3.5555定時器及其應用
思考題與習題
第3章基于SSIC的邏輯設計與分析
3.1基于SSIC的組合邏輯電路設計
3.1.1一般設計方法
3.1.2設計舉例
3.2基于SSIC的時序邏輯電路設計
3.2.1一般設計方法
3.2.2設計舉例
3.3基于SSIC的邏輯電路分析
3.3.1組合邏輯電路分析
3.3.2時序邏輯電路分析
3.4邏輯電路中的競爭—冒險
3.4.1競爭—冒險及其產生原因
3.4.2競爭—冒險的發(fā)現(xiàn)方法
3.4.3競爭—冒險的消除方法
思考題與習題
第4章數(shù)字系統(tǒng)常見MSIC邏輯功能部件
4.1常見MSIC組合邏輯部件
4.1.1編碼器
4.1.2譯碼器
4.1.3數(shù)據(jù)選擇器
4.1.4數(shù)碼比較器
4.1.5加法器
4.2常見MSI時序邏輯部件
4.2.1寄存器和移位寄存器
4.2.2計數(shù)器
思考題與習題
第5章基子MSIC的邏輯設計與分析
5.1基于MSIC的組合邏輯電路設計
5.1.1一般設計方法
5.1.2基于譯碼器的設計
5.1.3基于MUX的設計
5.1.4基于加法器的設計
5.1.5綜合分析性設計
5.2基于MSIC的時序邏輯電路設計
5.2.1基本設計思想
5.2.2基于計數(shù)器的設計
5.2.3基于移位寄存器的設計
5.2.4綜合分析性設計
5.3基于MSIC的邏輯電路分析
5.3.1基本分析思想
5.3.2分析舉例
思考題與習題
第6章基于LSIC／VLSIC的邏輯設計
6.1LSIC／VLSIC概述
6.2半導體存儲器
6.2.1隨機存取存儲器(RAM)
6.2.2只讀存儲器(ROM)
6.2.3半導體存儲器的應用
6.3簡單可編程邏輯器件(SPLD)及應用編程
6.3.1SPLD的基本結構與分類
6.3.2SPLD的邏輯表示方法
6.3.3可編程只讀存儲器(PROM)
6.3.4通用陣列邏輯(GAL)
6.4復雜可編程邏輯器件(CPLD)
6.4.1基于乘積項的CPLD
6.4.2基于查找表的CPLD
6.5現(xiàn)場可編輯門陣列(FPGA)
6.5.1FFGA的基本結構
6.5.2FPGA的編程實現(xiàn)原理
6.6基于PLD的邏輯設計
思考題與習題
第7章數(shù)字EDA入門
7.1數(shù)字EDA概述
7.1.1EDA技術的內涵
7.1.2數(shù)字系統(tǒng)的設計模型與層次化設計
7.1.3數(shù)字EDA的基本特征
7.2數(shù)字EDA開發(fā)軟件
7.2.1概述
7.2.2典型軟件開發(fā)系統(tǒng)MAX+PLUSⅡ簡介
7.3數(shù)字EDA一般設計過程
7.4.設計舉例
7.4.1FIFO數(shù)據(jù)緩存器
7.4.2十字路口交通燈控制器的設計
思考題與習題
參考文獻