ALTERA可編程邏輯器件應(yīng)用技術(shù)

第一章 CPLD概述
1.1　PLD的基本結(jié)構(gòu)與發(fā)展概況
1.1.1　SPLD的基本結(jié)構(gòu)
1.1.2　GAL的基本結(jié)構(gòu)、原理和應(yīng)用基礎(chǔ)
1.1.3　GAL的編程
1.2　CPLD和FPGA的發(fā)展概況
1.2.1　CPLD的結(jié)構(gòu)特點(diǎn)
1.2.2　CPLD的編程工藝
1.2.3　FPGA的基本結(jié)構(gòu)
1.3　ALTERA可編程邏輯器件
1.3.1　Classic系列
1.3.2　MAX系列器件
1.3.3　Cyclone TM器件
1.3.4　Stratix GX器件
1.3.5　StratixTM器件
1.3.6　APEX系列FPGA
1.3.7　ACEX系列器件
1.3.8　FLEX 10K系列FPGA芯片
1.4.小結(jié)
思考題
第二章 ALTERA可編程邏輯器件開發(fā)平臺(tái)MAx+plus I
2.1　MAX+plusⅡ概述
2.1.1 概述
2.1.2 設(shè)計(jì)流程
2.2 圖形輸入的操作
2.2.1 項(xiàng)目建立與圖形輸入
2.2.2 項(xiàng)目的編譯
2.2.3 項(xiàng)目的檢驗(yàn)
2.2.4 定時(shí)分析
2.2.5　目標(biāo)器件選擇及其管腳的鎖定
2.2.6 器件的編程或配置
2.2.7 圖形設(shè)計(jì)法的實(shí)用技術(shù)
2.3 文本編輯方式與AHDL語(yǔ)言
2.3.1 概述
2.3.2 基本的AHDL設(shè)計(jì)結(jié)構(gòu)
2.3.3　AHDL的基本元素
2.3.4 如何使用AHDL
2.4　MAX+plusⅡ設(shè)計(jì)進(jìn)階
2.4.1 幾種提高電路設(shè)計(jì)效率的方法
2.4.2 項(xiàng)目的層次結(jié)構(gòu)和文件系統(tǒng)
2.4.3 功能庫(kù)和IP核的應(yīng)用
2.5 設(shè)計(jì)綜合及其資源優(yōu)化
2.5.1 選項(xiàng)說(shuō)明
2.5.2　Pin／Location／Chip選項(xiàng)
2.5.3　Timing Requirements選項(xiàng)
2.5.4　Clique選項(xiàng)
2.5.5　Logic Options選項(xiàng)
2.5.6　Probe選項(xiàng)
2.5.7　Connected Pins選項(xiàng)
2.5.8　Local Routing選項(xiàng)
2.5.9　Global Project Device（）ptions選項(xiàng)
2.5.1 0 Global Project Timing Requirements
2.5.1 l Global Project Logic Synthesis選項(xiàng)
2.5.1 2 lgnore Project Assignments選項(xiàng)
2.5.1 3 Clear Project Assignments選項(xiàng)
2.5.1 4 Back-Annotate Project選項(xiàng)
2.5.1 5 Conveit Obsolete Assignment Format選項(xiàng)
思考題
第三章 應(yīng)用Quartus I
3.1 應(yīng)用圖形化用戶接口的設(shè)計(jì)流程
3.2 命令行設(shè)計(jì)流程
3.3 設(shè)計(jì)輸入
3.3.1 建立工程
3.3.2 建立設(shè)計(jì)文件
3.4 編譯設(shè)計(jì)
3.4.1 指定當(dāng)前設(shè)計(jì)的約束條件
3.4.2 編譯的基本流程
3.5 仿真..
3.5.1　使用QuanusⅡ仿真器進(jìn)行仿真設(shè)計(jì)
3.5.2 建立波形文件
3.5.3 進(jìn)行PowerCauge功耗估算
3.6 布局布線
3.6.1　Fitter與編譯工作模式間的關(guān)系
3.6.2 分析布局布線結(jié)果
3.6.3 布局布線的控制
3.7 時(shí)序分析
3.7.1 在OuartusⅡ軟件中進(jìn)行時(shí)序分析
3.7.2 查看時(shí)序分析結(jié)果
3.7.3 進(jìn)行分配與查看延時(shí)路徑
3.8 時(shí)序逼近
3.8.1 使用時(shí)序逼近布局圖
3.8.2 查看分配與布線
3.8.3 執(zhí)行分配
3.8.4 使用網(wǎng)表優(yōu)化實(shí)現(xiàn)時(shí)序逼近
3.8.5　使用LogicLock區(qū)域?qū)崿F(xiàn)時(shí)序逼近
3.9 編程與配置
第四章 器件編程與配置
4.1 編程硬件
4.2 編程或配置模式
4.3 并口下載電纜ByteBlaster
思考題
第五章 設(shè)計(jì)實(shí)例與技巧
5.1 數(shù)字鐘電路設(shè)計(jì)
5.1.1 系統(tǒng)分析設(shè)計(jì)
5.1.2　Top-Down模塊設(shè)計(jì)
5.2 多波形發(fā)生器設(shè)計(jì)
5.2.1 電路工作原理
5.2.2 多波形發(fā)生器的實(shí)現(xiàn)
5.3 三位乘法器設(shè)計(jì)
5.3.1 三位乘法器電路設(shè)計(jì)基本原理
5.3.2 三位乘法器模塊實(shí)現(xiàn)
5.4 汽車尾燈控制電路設(shè)計(jì)
5.4.1 汽車尾燈控制電路設(shè)計(jì)原理
5.4.2 汽車尾燈控制電路頂層原理圖
5.4.3 模塊描述源程序
5.5 簡(jiǎn)易頻率計(jì)設(shè)計(jì)
5.5.1 基準(zhǔn)時(shí)間產(chǎn)生模塊（fre-base）
5.5.2 被測(cè)時(shí)鐘頻率計(jì)數(shù)模塊
5.6 時(shí)延環(huán)節(jié)模塊設(shè)計(jì)
5.7 并／串轉(zhuǎn)換模塊設(shè)計(jì)
5.7.1 單通道并／串轉(zhuǎn)換子模塊（p-s模塊）
5.7.2 多通道并／串轉(zhuǎn)換模塊（S-term模塊）
5.8 移位相加模塊設(shè)計(jì)
5.8.1 移位相加模塊原理分析
5.8.2 移位相加模塊電路實(shí)現(xiàn)。
參考文獻(xiàn)