可編程邏輯器件和EDA設(shè)計(jì)技術(shù)

叢書序
前言
第1章　可編程邏輯器件和EDA設(shè)計(jì)技術(shù)
　1.1　可編程邏輯器件
　1.2　EDA設(shè)計(jì)技術(shù)
第2章　可編程邏輯器件的基本原理
　2.1　可編程邏輯器件的基本結(jié)構(gòu)
　2.2　簡(jiǎn)單的可編程邏輯器件
　2.3　可編程邏輯器件：EPLD和CPLD
　2.4　現(xiàn)場(chǎng)可編程門陣列
第3章　Xillinx公司可編程邏輯器件的結(jié)構(gòu)原理
　3.1　XC9500系列CPLD的結(jié)構(gòu)原理
　3.2　CoolRunner XPLA3系列CPLD的結(jié)構(gòu)原理
　3.3　CoolRunner-Ⅱ系列CPLD的結(jié)構(gòu)原理
　3.4　CoolRunner-Ⅱ和Spartan-ⅡE系列FPGA的結(jié)構(gòu)原理
　3.5　Virtex-Ⅱ系列FPGA的結(jié)構(gòu)原理
第4章　VHDL設(shè)計(jì)方法
　4.1　VHDL概述
　4.2　VHDL程序的結(jié)構(gòu)
　4.3　VHDL程序的元素
　4.4　VHDL程序的描述語(yǔ)句
第5章　EDA開發(fā)工具——MAX+PlusⅡ
　5.1　MAX+plusaⅡ開發(fā)工具簡(jiǎn)介
　5.2　MAX+plusaⅡ的設(shè)計(jì)輸入
　5.3　MAX+plusaⅡ的設(shè)計(jì)編譯
　5.4　MAX+plusaⅡ的設(shè)計(jì)校驗(yàn)
　5.5　MAX+plusaⅡ的器件編程　
第6章　EDA開發(fā)工具——ISE
　6.1　設(shè)計(jì)開始
　6.2　VHDL的設(shè)計(jì)輸入
　6.3　添加時(shí)序約束
　6.4　仿真行為模型
　6.5　使用ModelSim進(jìn)行行為仿真
　6.6　原理圖方式的設(shè)計(jì)輸入
　6.7　設(shè)計(jì)輸入
第7章　CPLD/FPGA的邊界掃描與下載方式
　7.1　概述
　7.2　邊界掃描測(cè)試
　7.3　Xilinx器件的下載
第8章　I2C總線的設(shè)計(jì)
　8.1　I2C總線的結(jié)構(gòu)
　8.2　I2C總線的具體實(shí)現(xiàn)
　8.3　程序說(shuō)明
第9章　DDR SDRAM接口控制器
　9.1　概述
　9.2　設(shè)計(jì)要點(diǎn)
　9.3　頂層程序模塊
　9.4　時(shí)鐘模塊
　9.5　控制模塊說(shuō)明
　9.6　數(shù)據(jù)通道模塊
　9.7　DQS選通模塊
　9.8　測(cè)試平臺(tái)
參考文獻(xiàn)