Verilog HDL與數(shù)字電路設(shè)計(jì)

定　價(jià)：￥34.00

作　者：	王冠等編著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	硬件電路工程師從入門到提高叢書
標(biāo)　簽：	VHDL

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ISBN：	9787111173915	出版時(shí)間：	2006-01-01	包裝：	膠版紙
開本：	小16開	頁數(shù)：	329	字?jǐn)?shù)：

內(nèi)容簡介

　　Verilog HDL是一種國際化的硬件描述語言，目前在EDA中已經(jīng)十分流行，并且成為當(dāng)今硬件工程師使用的主要硬件描述語言之一。在如今的電子系統(tǒng)設(shè)計(jì)領(lǐng)域中，Verilog HDL已經(jīng)成為廣大技術(shù)人員必須掌握的一種硬件描述語言。本書將從實(shí)際應(yīng)用的角度出發(fā)，全面系統(tǒng)地介紹Verilog HDL與數(shù)字電路設(shè)計(jì)的相關(guān)知識，使讀者全面掌握Verilog HDL和具體的數(shù)字電路設(shè)計(jì)方法。本書從結(jié)構(gòu)上可以分4個(gè)部分：第1部分重點(diǎn)介紹Verilog HDL的基本語法知識；第2部分重點(diǎn)介紹常用數(shù)字電路設(shè)計(jì)的Verilog HDL描述；第3部分主要通過具體的實(shí)例來介紹小型和大型復(fù)雜數(shù)字電路的設(shè)計(jì)，使讀者掌握采用Verilog HDL設(shè)計(jì)實(shí)際數(shù)字電路的方法和技巧；第4部分對Verilog HDL流行的EDA開發(fā)工具進(jìn)行了簡單的介紹。本書全面系統(tǒng)，實(shí)用性強(qiáng)，既可以作為高等院校通信與電子類高年級本科生、研究生的教材或教材參考書，同時(shí)也可以作為從事各類電子系統(tǒng)設(shè)計(jì)的科研人員和硬件工程師的應(yīng)用參考書。

作者簡介

暫缺《Verilog HDL與數(shù)字電路設(shè)計(jì)》作者簡介

圖書目錄

叢書序
前言
第1章概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.3 Verilog HDL與VHDL的比較
1.4 System 與Verilog
1.5 小結(jié)
第2章初識Verilog HDL
2.1 自頂向下的設(shè)計(jì)和自底向上的實(shí)現(xiàn)
2.2 不同抽象級別的Verilog HDL模型
2.3 描述數(shù)字電路系統(tǒng)的行為
2.4 設(shè)計(jì)數(shù)字電路系統(tǒng)
2.5 Verilog HDL的基本單元——模塊
2.6 邏輯功能描述的3種方法
2.7 塊語句
2.8 initial語句
2.9 小結(jié)
第3章 Verilog HDL基本語法
3.1 詞法約定
3.2 數(shù)據(jù)類型
3.3 賦值語句
3.4 條件結(jié)構(gòu)
3.5 循環(huán)結(jié)構(gòu)
3.6 任務(wù)和函數(shù)
3.7 預(yù)編譯指令
3.8 小結(jié)
第4章高級語法
4.1 Verilog IEEE1364-2001
4.2 門級建模
4.3 用戶自定義原語
4.4 系統(tǒng)任務(wù)和函數(shù)
4.5 邏輯驗(yàn)證
4.6 小結(jié)
第5章組合邏輯電路
第6章時(shí)序邏輯電路
第7章有限狀態(tài)機(jī)
第8章 Verilog HDL的綜合
第9章常用典型模塊的設(shè)計(jì)
第10章 SPI總線及設(shè)計(jì)
第11章 SDRAM控制器設(shè)計(jì)
第12章開發(fā)工具入門
參考文獻(xiàn)