Verilog HDL高級數(shù)字設計

第1章    數(shù)字設計方法概論1.1    設計方法簡介1.1.1    設計規(guī)范1.1.2    設計劃分1.1.3    設計輸入1.1.4    仿真與功能驗證1.1.5    設計整合與驗證1.1.6    預綜合結束1.1.7    門級綜合與工藝映射1.1.8    后綜合設計確認1.1.9    后綜合定時驗證1.1.10  測試生成與故障模擬1.1.11  布局與布線1.1.12  校驗物理和電氣設計規(guī)則1.1.13  提取寄生參量1.1.14  設計結束1.2    IC工藝選擇1.3    后續(xù)內(nèi)容概覽參考文獻第2章    組合邏輯設計回顧2.1    組合邏輯與布爾代數(shù)2.1.1    ASIC庫單元2.1.2    布爾代數(shù)2.1.3    狄摩根定律2.2    布爾代數(shù)化簡定理2.3    組合邏輯的表示2.3.1    積之和表示法2.3.2    和之積表示法2.4    布爾表達式的化簡2.4.1    異或表達式的化簡2.4.2    卡諾圖（積之和形式）2.4.3    卡諾圖（和之積形式）2.4.4    卡諾圖與任意項2.4.5    擴展的卡諾圖2.5    假信號與冒險2.5.1    靜態(tài)冒險的消除（積之和形式）2.5.2    小結：消除兩級電路中的靜態(tài)冒險2.5.3    多級電路中的靜態(tài)冒險2.5.4    小結：消除多級電路中的靜態(tài)冒險2.5.5    動態(tài)冒險2.6    邏輯設計模塊2.6.1    與非-或非結構2.6.2    多路復用器2.6.3    多路解復用器2.6.4    編碼器2.6.5    優(yōu)先編碼器2.6.6    譯碼器2.6.7    優(yōu)先譯碼器參考文獻習題第3章    時序邏輯設計基礎3.1    存儲單元3.1.1    鎖存器3.1.2    透明鎖存器3.2    觸發(fā)器3.2.1    D觸發(fā)器3.2.2    主從觸發(fā)器3.2.3    J-K觸發(fā)器3.2.4    T觸發(fā)器3.3    總線與三態(tài)器件3.4    時序機設計3.5    狀態(tài)轉(zhuǎn)移圖3.6    設計舉例：BCD碼到余3碼轉(zhuǎn)換器3.7    數(shù)據(jù)傳輸?shù)拇芯€碼轉(zhuǎn)換器3.7.1    用米利型FSM實現(xiàn)串行線碼轉(zhuǎn)換3.7.2    用摩爾型FSM實現(xiàn)串行線碼轉(zhuǎn)換3.8    狀態(tài)化簡與等價狀態(tài)參考文獻習題第4章    Verilog邏輯設計介紹4.1    組合邏輯的結構化模型4.1.1    Verilog原語和設計封裝4.1.2    Verilog結構化模型4.1.3    模塊端口4.1.4    一些語言規(guī)則4.1.5    自頂向下的設計和嵌套模塊4.1.6    設計層次和源代碼結構4.1.7    Verilog矢量4.1.8    結構化連接4.2    邏輯系統(tǒng)，設計驗證與測試方法4.2.1    Verilog中的四值邏輯和信號解析4.2.2    測試方法4.2.3    測試平臺信號發(fā)生器4.2.4    事件驅(qū)動仿真4.2.5    測試平臺模板4.2.6    有符號數(shù)4.3    傳播延時4.3.1    慣性延時4.3.2    傳播延時4.4    組合與時序邏輯的Verilog真值表模型參考文獻習題第5章    用組合與時序邏輯的行為級模型進行邏輯設計5.1    行為建模5.2    行為級建模的數(shù)據(jù)類型5.3    基于布爾方程的組合邏輯行為級模型5.4    傳播延時與連續(xù)賦值5.5    Verilog中的鎖存器和電平敏感電路5.6    觸發(fā)器和鎖存器的周期性行為模型5.7    周期性行為和邊沿檢測5.8    行為建模方式的比較5.8.1    連續(xù)賦值模型5.8.2    數(shù)據(jù)流/寄存器傳輸級模型5.8.3    基于算法的模型5.8.4    端口名稱：風格問題5.8.5    用行為級模型仿真5.9    多路復用器，編碼器和譯碼器的行為模型5.10  線性反饋移位寄存器的數(shù)據(jù)流模型5.11  用重復算法模擬數(shù)字機5.11.1    智能復用和參數(shù)化模型5.11.2    時鐘發(fā)生器5.12  多循環(huán)操作狀態(tài)機5.13  包含函數(shù)和任務的設計文件：是成果還是愚蠢行為5.13.1    任務5.13.2    函數(shù)5.14  行為建模的算法狀態(tài)機圖5.15  算法狀態(tài)機和數(shù)據(jù)通道圖5.16  計數(shù)器，移位寄存器和寄存器組的行為級模型5.16.1    計數(shù)器5.16.2    移位寄存器5.16.3    寄存器組和寄存器（存儲器）陣列5.17  用于異步信號的去抖動開關，亞穩(wěn)定性和同步裝置5.18  設計實例：鍵盤掃描器和編碼器參考文獻習題第6章    組合邏輯與時序邏輯的綜合6.1    關于綜合的介紹6.1.1    邏輯綜合6.1.2    RTL綜合6.1.3    高級綜合6.2    組合邏輯綜合6.2.1    優(yōu)先級結構的綜合6.2.2    使用邏輯無關緊要條件的情況6.2.3    ASIC單元與資源共享6.3    帶鎖存器的時序邏輯綜合6.3.1    鎖存器的無意識綜合6.3.2    鎖存器的有意識綜合6.4    三態(tài)器件的綜合和總線接口6.5    帶有觸發(fā)器的時序邏輯綜合6.6    確定狀態(tài)機的綜合6.6.1    BCD碼到余3碼轉(zhuǎn)換器的綜合6.6.2    Mealy型NRZ碼到Manchester線性碼轉(zhuǎn)換器的綜合6.6.3    Moore型NRZ到Manchester線性碼的轉(zhuǎn)換器綜合6.6.4    序列檢測器的綜合6.7    寄存器邏輯6.8    狀態(tài)編碼6.9    模糊狀態(tài)機，寄存器以及計數(shù)器的綜合6.9.1    模糊狀態(tài)機6.9.2    計數(shù)器綜合6.9.3    寄存器綜合6.10  復位6.11  門控時鐘與時鐘使能綜合6.12  可預期的綜合結果6.12.1    數(shù)據(jù)類型綜合6.12.2    運算符分組6.12.3    表達式替代6.13  循環(huán)的綜合6.13.1    不帶內(nèi)嵌定時控制的靜態(tài)循環(huán)6.13.2    帶內(nèi)嵌定時控制的靜態(tài)循環(huán)6.13.3    不帶內(nèi)嵌定時控制的非靜態(tài)循環(huán)6.13.4    帶內(nèi)嵌定時控制的非靜態(tài)循環(huán)6.13.5    用狀態(tài)機替代不可綜合的循環(huán)6.14    能夠避免的設計陷阱6.15    分割與合并：設計劃分參考文獻習題第7章    數(shù)據(jù)通路控制器的設計和綜合7.1    時序狀態(tài)機的劃分7.2    設計舉例：二進制計數(shù)器7.3    RISC存儲程序狀態(tài)機的設計和綜合7.3.1    RISC SPM：處理器7.3.2    RISC SPM：ALU7.3.3    RISC SPM：控制器7.3.4    RISC SPM：指令集7.3.5    RISC SPM：控制器設計7.3.6    RISC SPM：程序的執(zhí)行7.4    設計舉例：UART7.4.1    UART的操作7.4.2    UART發(fā)射機7.4.3    UART接收機參考文獻習題第8章    可編程邏輯器件和存儲器件8.1    可編程邏輯器件8.2    存儲器件8.2.1    只讀存儲器8.2.2    可編程ROM8.2.3    可擦除ROM8.2.4    基于ROM的組合邏輯實現(xiàn)8.2.5    用于ROM的Verilog系統(tǒng)任務8.2.6    ROM的比較8.2.7    基于ROM的狀態(tài)機8.2.8    閃存8.2.9    靜態(tài)隨機存取存儲器8.2.10  鐵電非易失性存儲器8.3    可編程邏輯陣列8.3.1    PLA最小化8.3.2    PLA建模8.4    可編程陣列邏輯8.5    PLD的可編程性8.6    復雜可編程邏輯器件8.7    Altera MAX 7000 CPLD8.7.1    可共享擴展器8.7.2    并行擴展器8.7.3    I/O控制模塊8.7.4    對時序的考慮8.7.5    器件資源8.7.6    其他Altera器件系列8.8    Xilinx XC9500 CPLD系列8.9    現(xiàn)場可編程門陣列8.9.1    FPGA在ASIC市場中的角色8.9.2    FPGA技術8.10  Altera Flex 8000 FPGA8.11  Altera Flex 10 FPGA8.12  Altera Apex FPGA8.13  Altera 芯片的可編程性8.14  Xilinx XC4000 系列FPGA8.14.1    基本結構8.14.2    XC4000可配置邏輯模塊8.14.3    專用快速進位和借位邏輯8.14.4    分布式RAM8.14.5    XC4000互連資源8.14.6    XC4000 I/O模塊8.14.7    XC4000E和XC4000X系列中的改進8.14.8    Spartan系列中的改進8.15  Xilinx Spartan XL FPGA8.16  Xilinx Spartan II FPGA8.17  Xilinx Virtex FPGA8.18  片上系統(tǒng)（SoC）的可嵌入可編程IP內(nèi)核8.19  基于Verilog的FPGA設計流程8.20  FPGA綜合參考文獻相關網(wǎng)站習題第9章    數(shù)字處理器的結構和算法9.1    算法，嵌套循環(huán)程序和數(shù)據(jù)流圖9.2    設計實例：中間色調(diào)像素圖像轉(zhuǎn)換器9.2.1    中間色調(diào)像素圖像轉(zhuǎn)換器的最基本設計9.2.2    基于NLP的中間色調(diào)像素圖像轉(zhuǎn)換器結構9.2.3    基于并發(fā)ASMD的中間色調(diào)像素圖像轉(zhuǎn)換器的結構9.2.4    中間色調(diào)像素圖像轉(zhuǎn)換器：設計權衡9.2.5    帶反饋數(shù)據(jù)流圖的結構9.3    數(shù)字濾波器和信號處理器9.3.1    有限沖激響應濾波器（FIR）濾波器9.3.2    數(shù)字濾波器設計過程9.3.3    無限沖激響應（IIR）濾波器9.4    建立信號處理器模塊9.4.1    積分器9.4.2    微分器9.4.3    抽選與插值濾波器9.5    流水線結構9.5.1    設計實例：流水線型加法器9.5.2    設計實例：流水線型FIR濾波器9.6    環(huán)形緩沖器9.7    FIFO以及跨越時鐘域的同步問題參考文獻習題第10章    算術處理器架構10.1    數(shù)的表示方法10.1.1    負整數(shù)的有符號數(shù)表示10.1.2    負整數(shù)的1補表示方法10.1.3    正數(shù)和負數(shù)的2補表示方法10.1.4    小數(shù)的表示10.2    加減法功能單元10.2.1    行波進位加法器10.2.2    超前進位加法器10.2.3    上溢出和下溢出10.3    乘法運算功能單元10.3.1    組合（并行）二進制乘法器10.3.2    時序二進制乘法器10.3.3    時序乘法器設計：層次化分解10.3.4    基于STG的控制器設計10.3.5    基于STG的高效時序二進制乘法器10.3.6    基于ASMD的時序二進制乘法器10.3.7    基于ASMD的高效時序二進制乘法器10.3.8    基于ASMD數(shù)據(jù)通路和控制器設計的總結10.3.9    精簡寄存器時序乘法器10.3.10  隱式狀態(tài)機二進制乘法器10.3.11  Booth算法時序乘法器10.3.12  比特對編碼10.4    有符號二進制數(shù)乘法10.4.1    有符號數(shù)的乘積：被乘數(shù)為負，乘數(shù)為正10.4.2    有符號數(shù)的乘積：被乘數(shù)為正，乘數(shù)為負10.4.3    有符號數(shù)的乘積：被乘數(shù)、乘數(shù)均為負10.5    小數(shù)乘法10.5.1    有符號小數(shù)：被乘數(shù)、乘數(shù)均為正10.5.2    有符號小數(shù)：被乘數(shù)為負，乘數(shù)為正10.5.3    有符號小數(shù)：被乘數(shù)為正，乘數(shù)為負10.5.4    有符號小數(shù)：被乘數(shù)、乘數(shù)均為負10.6    除法功能單元10.6.1    無符號二進制數(shù)的除法10.6.2    無符號二進制數(shù)的高效除法10.6.3    精簡寄存器時序除法器10.6.4    有符號二進制數(shù)（2補）的除法參考文獻習題第11章    后綜合設計任務11.1    后綜合設計驗證11.2    后綜合定時驗證11.2.1    靜態(tài)定時分析11.2.2    定時指標11.2.3    影響定時的因素11.3    ASIC中定時違反行為的消除11.4    虛假通路11.5    動態(tài)敏化通路11.6    定時驗證的系統(tǒng)任務11.6.1    定時驗證：建立條件11.6.2    定時驗證：保持條件11.6.3    定時驗證：建立和保持條件11.6.4    定時驗證：脈沖寬度限制11.6.5    定時驗證：信號時滯限制11.6.6    定時驗證：時鐘周期11.6.7    定時驗證：恢復時間11.7    故障模擬及測試11.7.1    電路缺陷和故障11.7.2    故障檢測和測試11.7.3    D標記11.7.4    組合電路的自動測試模板生成11.7.5    故障覆蓋和缺陷級別11.7.6    時序電路的測試生成11.8    故障模擬11.8.1    故障壓縮11.8.2    串行故障模擬11.8.3    并行故障模擬11.8.4    同時故障模擬11.8.5    隨機故障模擬11.9    Verifault-XL故障模擬11.9.1    故障模擬任務11.9.2    用Verifault-XL對故障進行壓縮和分級11.9.3    結構故障和行為故障的傳播11.9.4    具有Verifault-XL的故障模擬測試平臺11.9.5    故障描述器11.10  JTAG端口和可測性設計11.10.1    邊界掃描和JTAG端口11.10.2    JTAG操作模式11.10.3    JTAG寄存器11.10.4    JTAG指令11.10.5    TAP結構11.10.6    TAP控制器狀態(tài)機11.10.7    設計實例：用JTAG進行測試11.10.8    設計實例：內(nèi)置自測試參考文獻習題附錄A    Verilog原語附錄B    Verilog關鍵詞附錄C    Verilog數(shù)據(jù)類型附錄D    Verilog運算符附錄E    Backus-Naur形式化語法注釋附錄F    Verilog語言的形式化語法附錄G    Verilog語言的其他特點附錄H    觸發(fā)器和鎖存器附錄I    Verilog 2001附錄J    編程語言接口附錄K    相關網(wǎng)站附錄L    網(wǎng)絡教程